Asic on QSysArch - Quantum Computer System Architecture

半導體計量學：原子尺度測量

Fri, 10 Jul 2026 00:00:00 +0000

本簡短備忘錄總結了半導體計量學中使用的各種方法，用於矽晶圓檢測。

半導體計量學涉及對用於生產專用積體電路（ASIC）的晶圓進行精確測量和分析。其目標是確保裝置製造過程中原子級電晶體佈局的品質和性能，因為即使製造過程中出現皮米級的偏差也會影響良率。

計量技術 Link to heading

以下是一些用於品質測量的技術和儀器，以及它們在測量過程中的作用概述：

光學顯微鏡（~2D） Link to heading

傳統的光學顯微鏡（用於生物學）需要光線直接穿過（“透射”）樣本才能檢測相位變化。然而，矽片完全不透明且反射率很高。由於光線無法穿過矽片，因此這些標準系統無法使用。

晶圓檢測並非直接檢測晶圓表面，而是利用反射光，並有幾種不同的方法：明場、暗場和微分乾涉對比 (DIC)。明場偵測使用垂直照射到晶圓上並反射回來的光線，而暗場偵測則使用以較大傾斜角度照射到晶圓上的光線，這種方法可以檢測凸起的缺陷，例如顆粒污染、細微刮痕和微缺陷。

對於晶圓而言，最有趣的顯微鏡是微分乾涉對比顯微鏡（DICC）。它利用偏振光和特製的沃拉斯頓棱鏡將光線分成兩束，使其在晶圓表面反射，然後重新組合。透過對晶圓進行類似三維的觀察，它可以揭示微觀的高度差異和表面紋理。 (圖片來源：Nikon顯微鏡)

掃描電子顯微鏡 (SEM) ![](/images//asic-metrology/scanning-electron-microscope.webp#right-h.webp. Link to heading

掃描電子顯微鏡 (SEM) 是半導體製造中最常用的儀器之一，因為它能夠觀察到比光學顯微鏡小得多的特性（解析度高 100 倍）。 SEM 不使用光學顯微鏡，而是使用聚焦電子束掃描晶圓表面，從而產生晶圓形貌和成分的高解析度三維影像。

與可以「一次性成像」的光學顯微鏡不同，掃描電子顯微鏡（SEM）需要用極細的電子束逐點「掃描」晶圓，然後重建圖像，每個像素的亮度取決於從晶圓上相應位置檢測到的電子數量。掃描過程不使用機械部件，而是利用磁線圈產生磁場，將電子束聚焦到僅幾奈米寬的光點上（與老式笨重的CRT電視機有些類似）。

原子力顯微鏡 (AFM) Link to heading

原子力顯微鏡 (AFM) 與掃描電子顯微鏡 (SEM) 有著本質區別：AFM 不使用電子束，而是利用柔性懸臂樑上的超細探針，在原子尺度上「感知」並繪製表面形貌圖，就像盲人閱讀盲文一樣。 AFM 測量的是表面形貌。

與掃描電子顯微鏡（SEM）類似，原子力顯微鏡（AFM）也是逐點掃描表面。然而，AFM 並非記錄發射的電子，而是測量多個參數，包括探針高度、懸臂梁偏轉和相互作用力，從而產生真正的三維表面圖。

懸臂梁可以以多種模式與可觀測對象相互作用：在接觸模式下，探針尖端與晶圓保持持續接觸；在輕敲模式下，懸臂梁在其共振頻率附近振盪，與表面的短暫接觸會改變其振盪幅度；此外，還有一種非接觸模式，該模式利用吸引力作為測量原理，但其信噪比通常較低。

張量處理單元 (TPU)：高階系統架構

Fri, 12 Dec 2025 00:00:00 +0000

在人工智慧能耗巨大的今天，張量處理單元（TPU）的出現改變了遊戲規則。它是谷歌專門為機器學習任務定制設計的晶片。

這份簡短的備忘錄旨在提供 TPU 架構的高階系統視圖，以及自 2016 年誕生以來 TPU 的發展演進。

我還會嘗試回答這個關鍵問題：既然我們已經有了GPU，為什麼還需要TPU？ TPU有哪些GPU所不具備的優勢？它們與神經形態積體電路相比如何？除了TPU和GPU之外，還有其他架構可供選擇嗎？

(來源：Google Cloud)

TPU存在的意義——以及它解決了哪些問題 Link to heading

TPU 與 GPU 有著相同的目標：透過實現大規模並行性來克服摩爾定律減緩帶來的限制：與可用於處理通用運算的傳統 CPU 不同，傳統 CPU 在一定程度上透過多核心概念實現了一定程度的並行性（這要歸功於丹納德縮放定律），TPU 和 GPU 是專門設計的硬體，用於處理簡單且特定的任務，但遠高於 CPU。

從宏觀層面來說，可以說它們透過「犧牲通用性來換取效能」的方式，提供了比通用 CPU 或 GPU 更優異的效能和效率。

TPU 從根本上來說是為神經網路使用的繁重線性代數任務而設計的，例如矩陣乘法和張量運算。

TPU 的核心是脈動陣列，它是一個處理單元矩陣（通常稱為 PE，在右圖中表示為 MAC），可以執行平行計算。

以 TPU 為例，這個處理單元（或稱為 MAC）是一個簡單的 8 位元乘法器，它將活化值（嵌入向量）與神經網路的權重相乘並累積。只有透過大規模並行執行此操作，TPU 才能實現比 CPU 高得多的吞吐量。 GPU 也是如此！但首先，讓我們回顧一下 TPU 的發展歷程。

TPU 的演變 Link to heading

TPUv1：第一代 TPU Link to heading

TPUv1只花了15個月就開發完成，其主要目標是提升神經網路的推理能力（並非學習能力，而僅僅是推理能力）。為此，Google需要矩陣乘法器，並且不僅要確保高速運行，還要降低功耗。降低功耗的關鍵在於提高記憶體局部性，例如減少外部記憶體和TPU記憶體之間不必要的資料傳輸。這將提高單位控制時間的運算強度，即減少TPU等待資料的空閒時間。

神經形態積體電路：高階系統架構

Fri, 28 Nov 2025 00:00:00 +0000

最近在討論Neuralink公司時，我聽說了神經形態處理單元（NPU）。 Innatera Pulsar晶片（見右圖）雖然與量子運算無關，但我認為花點時間了解這種新的處理架構會很有趣。事實上，該領域領先的積體電路供應商之一是一家名為Innatera的荷蘭公司。 Innatera最新的晶片Pulsar是基於低功耗脈衝神經網路（見右圖）。

在本備忘錄中，我將嘗試逆向工程盡可能多的信息，以了解這些神經形態積體電路的架構、脈衝神經網路的設計以及用於對這些設備進行程式設計的軟體堆疊。

硬體架構 Link to heading

這是對 Pulsar IC 架構圖的重新繪製嘗試（原始圖像，並補充了[白皮書](https://innatera.com/storage/app/media/Resources/見解）

我確實很喜歡使用 RISC-V CPU 的想法——這清楚地表明 Innatera 團隊從一開始就做出了正確的架構決策。在 Innatera 早期的 T1 晶片的一張示意圖中，RISC-V CPU 與 F 擴充（捆綁在一起運作）。

此積體電路整合了多種標準介面（SPI、I2C 等）和一個電源管理單元 (PMU)，用於在進入「睡眠模式」或「省電模式」時開啟或關閉積體電路的某些部分。遺憾的是，除了一個球形電池組顯示“小於 1mW”之外，我找不到任何關於實際功耗的數據。假設供電電壓為 1.8V，則電流將小於 500 µA（I=W/V）。我還想知道「每個週期」的功耗指標是否相關：在這種情況下，假設頻率為 100Hz（突觸更新週期），則平均每次突觸更新的電流為 5 µA。

Pulsar 最新發布的架構圖顯示了兩個加速器：一個 CNN 和一個 FFT。我認為更廣義的描述應該是 GEMM（通用矩陣乘法器，神經網路運算的關鍵）和 SFU（特殊功能單元，用於加速 FFT 計算）。更多資訊請查看關於 GPU 架構的帖子。此外，還有一個脈衝編碼器-解碼器，它似乎是作為 RISC-V 的協處理器開發的，但我沒有找到更多細節。

脈衝神經網路架構 Link to heading

剩下的問題是關於脈衝神經網路（Spiking Neural Network，簡稱 SNN）：它是如何運作的？

比喻 Link to heading

我請 Gemini 用比喻向 8 歲的孩子解釋脈衝神經網路。以下是他們給的比喻：