System on QSysArch - Quantum Computer System Architecture

QEC：量子纠错逻辑量子比特（第一部分）

Sat, 18 Jul 2026 00:00:00 +0000

乍一看，量子纠错似乎很简单：将物理量子比特分组为逻辑量子比特，应用一种方法来保持它们之间的一致性，然后使用这些逻辑量子比特来操作量子电路。

图片来源： Riverlane

但实际上，这第一步远非显而易见。如何创建和维护这些逻辑量子比特？例如，从量子控制系统（QCS）的角度来看（例如 QM OPX1000、ZI 的 ZQCS 或 Qblox Q1 Cluster），“操作”或“协调”逻辑量子比特需要什么？一旦这个逻辑量子比特“准备就绪”，又该如何通过由单量子比特门和双量子比特门组成的量子电路来使用它进行量子计算？这个问题看似简单，但实际上却关乎硬件控制系统，以及软件栈，尤其是编译器：我们现在是否拥有多个编译器，一个用于物理量子比特，一个用于逻辑量子比特？此外，在由混合GPU/QPU和QCS组成的异构环境中，当需要处理10000个物理量子比特时，编译器需要付出怎样的努力才能应对这种扩展复杂性？这些问题看似简单，答案却并不简单！

本备忘录是量子控制系统视角下关于量子纠错系列备忘录的第一篇。这篇简短的备忘录介绍了在物理层“创建”一个一致的逻辑量子比特所需的基本概念。

形成逻辑量子比特链接到标题

什么是“逻辑量子比特”？创建逻辑量子比特首先要将物理量子比特分组，每个量子比特都被赋予特定的角色。有些量子比特用作辅助量子比特，而另一些则用作数据量子比特或主量子比特。

这种分组通常用右侧的图表表示，图中显示的是“基于距离 3 的表面代码 17”（图片来源：Irréversible Inc）。

以下是适用于表面代码的基本结构：

数据量子比特（白色圆圈）存储量子信息。表面 17 包含 9 个数据量子比特。
辅助量子比特（黑色圆圈）执行非破坏性奇偶校验。表面 17 包含 8 个辅助量子比特。

QEC 作为一种协议链接到标题

数据与辅助量子比特之间的相互作用因“微片”而异：

小牌（绿色和粉色面）定义了中间的辅助量子比特与其相邻数据量子比特之间的错误检查类型关系。
稳定器：每个辅助量子比特用于测量一个泡利算符，或稳定器：表面码有两个稳定器：Z 型检测比特翻转 (X) 错误，而 X 型检测相位翻转 (Z) 错误。
稳定器测量 是对单个稳定器的测量，其实现方式是将辅助量子比特依次耦合到相邻的数据量子比特，然后测量辅助量子比特。

伴随式位是奇偶校验稳定器运算符测量结果的体现。每个测量周期都会产生一个伴随式位。
综合征提取是指在误差校正周期中执行所有稳定器测量以获得完整误差综合征的完整过程。

小测验：谁是量子比特的罪魁祸首？链接到标题

在此背景下，请参考下图（图片来源：Laurent Prost _，来自 [Alice _& Bob _] (https://alice-bob.com/platform/)）。Z1Z2 和_Z2Z3分别代表量子比特 1 和量子比特 2 之间以及量子比特 2 和量子比特 3 之间的联合奇偶校验（稳定器）测量。与之前的二维平面图不同，该图假设每个物理量子比特仅与其他一个量子比特相连，这表明这是一个一维重复码。

NVQLink：英伟达的GPU-量子统一系统架构

Tue, 28 Oct 2025 00:00:00 +0000

我非常高兴能成为 Qblox 团队的一员，该团队一直以来都在积极与 Nvidia 合作，以推广 NVQLink 标准，以此作为连接在 GPU、CPU 和 QPU（量子处理器，包括 Qblox 正在开发的前端量子控制器）上计算的异构系统的一种方式。

NVQLink概览链接到标题

NVQLink 不是连接 GPU 和量子处理器的又一条“电缆”，而是一个完整的框架，允许互连从网络到软件堆栈的异构设备：

图片来源：Nandod

性能规格链接到标题

关键的“硬件”规格侧重于网络和计算资源的性能：

网络吞吐量：从 GPU 到 QPU 最高可达 400 Gb/s。
网络延迟：往返延迟（FPGA → GPU → FPGA）小于 4.0 微秒。
GPU 硬件：基于 NVIDIA GB200 Grace Blackwell 超级芯片构建的实时主机，具有大量的 TFLOPS。

为什么需要 NVQLink 链接到标题

你可能会问：“这为什么重要？”

它创建了一个开放标准，将量子硬件与加速的 GPU 计算紧密集成。
它支持混合工作流程：神经网络校准、量子纠错（QEC）等。
它提供了一个将软件和硬件集成在一起的开放平台，使任何人都能与量子计算机进行交互，而无需淹没在浩瀚的知识海洋中，这要归功于Cuda-Q。

NVQLink 规范：架构设计链接到标题

NVQLink 白皮书现已发布在 https://arxiv.org/abs/2510.25213，让我们深入了解一下所提出的架构的细节：

QRAM 作为量子比特阵列

Sun, 26 Oct 2025 00:00:00 +0000

什么是量子比特？（图片来源：微软）

人们普遍认为，量子计算行业仍处于起步阶段，有望在5到10年内取得一些重要的里程碑式成果。这份周日早晨的备忘录是一次关于量子计算机未来潜在架构的头脑风暴会议。

在您继续阅读之前，请记住，以下内容只是对未来可能性的探讨，而不是对将要发生或应该发生的事情的预测。正如史蒂夫·乔布斯所说，

你无法预知未来，只能回顾过去，才能将过去的点点滴滴串联起来。所以你必须相信，未来这些点点滴滴终会以某种方式连接起来。你必须相信某些东西——你的直觉、命运、人生、因果报应，或者任何它。这种方法从未让我失望，它彻底改变了我的人生。

回到未来进化链接到标题

回想起上世纪70年代，那时大型笨重的主机随处可见，人们很容易联想到如今的计算机系统。例如，下图对比了1966年IBM的360/91和2025年部署在G-QuAT的Keysight 1000量子比特系统。

那么，我们不妨设想一下，我们希望未来的量子计算系统是什么样子呢？下图展示了我的设想。其思路很简单，就是将目前由复杂的比特存储和用于访问这些比特的控制器组成的存储芯片，与如今实际部署的量子控制系统进行比较。或许会引发争议的是，这里不再将量子比特控制器视为处理单元，而是将其比作存储单元。

我正是在这里偶然发现了 Ken Shirriff 关于 IBM S/360 内存的博客（https://www.righto.com/2019/04/）。博客和视频的内容简直太棒了——我从未想过内存技术已经发展到如此程度。而且，了解如何使用脉冲来“驱动”核心内存，让我想起了用于控制和读取量子比特“实体”（我称之为“量子比特内存”）的类似技术。

当然，要实现将硅量子比特（或类似器件）和控制电子器件集成到硅芯片上，还有很长的路要走。在目前的研发阶段，量子比特需要在低温下运行以防止环境噪声干扰——没错，量子比特是“敏感”的元件。此外，控制电子器件本身噪声很大且会产生热量，因此不适合与量子比特放在一起。

一旦噪声挑战得到解决（很可能得益于材料科学的突破，例如铁电存储器或太赫兹晶体管），业界就必须像硅芯片那样，采用先进的封装技术，朝着集成集成电路的方向发展。光子学](https://www.tomshardware.com/tech-industry/semiconductors/amd-reportedly-establishes-usd280-million-silicon-photonics-hub-in-taiwan-new-r-and-d-center-could-accelerate-companys-co-packaged-optics-roadmap)。我不敢妄言这将如何发生，更不敢断言何时发生，但回顾大型机的发展历程，我们可以确信它终将到来。一旦实现，所有电子设备都将与量子计算元件捆绑在一起。

注[2025-10-28]：上图隐含假设量子比特基于硅基器件，但这并非必然。例如，光寻址量子比特器件面临的挑战并非低温技术，而是可扩展性和小型化。而且，我们完全可以预期这些器件也会取得突破性进展——例如光控磁阻随机存取存储器（mram-discovery-computing）。

是什么让QRAM成为“量子元件”？链接到标题

如果不回答这个关键问题，这段题外话就毫无意义：量子随机存取存储器（Quantum RAM）为何如此引人注目？无论是静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）还是同步动态随机存取存储器（SDRAM），所有标准随机存取存储器的工作原理都非常基本：通过线性地址空间对数组进行位读写操作。

假设量子比特也可以通过线性地址空间进行寻址。在这种情况下，是什么让这个阵列比简单的“布尔比特”阵列更有趣呢？以下是我们在考虑“量子比特”时需要考虑的一些因素：

鸣谢：量子信息：承诺

纠缠：多个量子比特可以表现出量子纠缠。纠缠的量子比特总是彼此关联，形成一个单一的系统。即使它们相距无限远，测量其中一个量子比特的状态也能让我们知道另一个量子比特的状态，而无需直接测量它。
叠加态：叠加态使量子算法能够利用其他量子力学现象，例如干涉和纠缠。叠加态、干涉和纠缠共同创造了强大的计算能力，其解决问题的速度比经典计算机快指数级。

众所周知，唯一真正意义上的量子概念是纠缠。叠加态只是表达一个系统可以处于两种或多种已知状态（但无法直接观测）的一种方式。一旦被观测到，系统就会“坍缩”成一个单一的、确定的状态。叠加态本身并没有什么特别之处；其特殊之处在于，我们可以利用纠缠来实现“观测”而无需“测量”，从而保持量子比特的量子特性。

那么，要使 QRAM 符合“量子随机存取存储器”的定义，它需要在“叠加态量子比特”上公开什么样的接口呢？

表示使用单量子比特门单独控制每个量子比特，其中“重置”作为伪门。
表示利用纠缠技术，通过条件门控制多量子比特。
表示通过将量子比特简化或“坍缩”成单个确定的状态来读取每个量子比特。

我必须承认，这是一种过于简单化和天真的观点，我的物理学家同事们会对此强烈反对——我也同意需要借助更好的抽象概念来简化它的方程式；我还必须承认，我真的不喜欢把“量子比特阵列”称为“量子存储器”，但“QRAM”这个名字非常吸引人，而且是一个强有力的比喻。

处理器与内存链接到标题

关于“内存隐喻”的一个难题是，是否可以接受“简化”量子控制系统，使其成为内存的辅助部分。或者是否需要一个量子控制单元（QCU），它像图形处理器（GPU）一样处理量子比特，在这种情况下，重点在于执行门序列。

当然，有人可能会说这两种情况本质上是一样的——在第一种情况下，处理器只不过是内存阵列中的控制器。但从系统架构的角度来看，重要的是要强调所暴露的接口：对于内存而言，实际的门序列器是CPU/GPU，与QRAM的交互基于门（写入）和读出（读取）。对于量子处理器而言，序列器位于量子计算单元（QCU）中，交互基于门序列。为了使前者正常工作，CPU/GPU必须处理一定程度的多量子比特门同步性。

扩大规模链接到标题

量子比特面临的诸多挑战之一是规模问题，包括数量和可靠性两个方面。数量指的是在同一芯片上封装更多量子比特的能力，而可靠性指的是制造出特性更明确的量子比特的能力。我特意没有提及退相干时间，因为更长的退相干时间未必总是有利的；我会在以后的备忘录中详细讨论这个问题。

哪种机器适合量子算法？

Sun, 28 Sep 2025 00:00:00 +0000

在经典计算机领域，图灵机通常被描述为一种抽象机器，它能够通过状态、磁带和读写磁头来实现任何经典计算机算法。最早的计算机可以追溯到20世纪50年代，它们是采用这种图灵架构的大型主机。

那么量子算法呢？实现它们需要哪些条件？人们普遍认为，过去的大型机之于传统计算机，正如今天的量子控制栈之于量子计算机。人们普遍认为，从大型机到紧凑、可扩展且高效的量子计算机的飞跃将在未来5到10年内发生。

本备忘录旨在提供一份简明扼要的指南，帮助理解执行量子算法的要求。它基于“伪”算法，该算法在上一份备忘录中有所描述，该备忘录是关于3 blue 1 brow的Grover算法视频。

执行量子算法的要求链接到标题

上图中有几点值得注意：

同步性: 各个量子比特上的“单量子比特门”（以矩形表示）看似同时执行，这是不正确的。除非是多量子比特门，否则并不需要同时执行两个门。因此，“控制阶段”一词具有误导性，更恰当的描述应该是“控制门序列”。

图片来源：Qblox 双阈值条件重置

初始化量子比特最初被“重置”到 |0> 状态。这里的“重置”一词略带“魔力”，它更准确地说应该被描述为一个门。但由于这样的门并不存在，一种可能的实现方式是基于先前对同一量子比特的读取结果，使用一个条件门。
量子比特寿命众所周知，量子比特的稳定性会随时间变化——即所谓的退相干，这要求“量子算法”的执行速度必须快于量子比特的退相干时间。这个时间取决于“量子比特类型”，我将在下周的另一份备忘录中详细介绍。就我们而言，我们假设存在一个时间_t_，它代表“量子算法的最大持续时间”。
门持续时间根据量子比特是单量子比特还是多量子比特，以及量子比特的类型，门持续时间可能非常短。对于超导/自旋量子比特（也称为“快速模式”），其持续时间约为数百纳秒，一些研究实验室正在尝试将极限推至约20纳秒。请参阅自旋-2规范。

电路中测量乍一看，多量子比特门（例如 CNOT 门）似乎存在一个矛盾：一个门的执行依赖于另一个门的状态，但又不违反可观测性原理，也不导致量子比特叠加态坍缩（“约化”）。这个话题本身就足以写成一份备忘录，所以我们假设“存在一种可行的方法”。然而，在某些情况下，将状态“约化”为经典的布尔值，并将读出值作为门的输入是可以接受的。这被称为电路中测量，通常用带两条线的箭头表示。
量子纠错上述算法中明显缺少量子纠错（QEC）。目前，我尚不确定这是算法在物理量子比特层面上的一种元修饰，还是量子机器在逻辑量子比特层面上的固有属性，抑或两者兼而有之。我需要就此主题撰写一份备忘录，以阐明我的想法。

标准化时间：T1 和 T2 链接到标题

若不介绍两个关键时间点_T1_和_T2_，这份备忘录就不完整：

图片来源：基于薄型InAs-Al混合纳米线的Gatemon量子比特

T1，也称为_弛豫时间_，是量子比特失去能量并从激发态落到基态所需的时间；换句话说，就是“从|1⟩到|0⟩的时间”。
T2，也称为_退相干时间_，是量子比特的相位信息得以保存的时间；换句话说，就是叠加相位或“魔态”有效的时间。

鉴于 T1 代表量子比特的能量损失，T2 只能始终小于或等于 T1。但是，在 T2 到 T1 这段时间内发生了什么？量子比特仍然保留能量，但不足以维持量子叠加态。

我很好奇T1的用途是什么，因为超过T2之后，量子比特就无法“产生有效的”量子态了。或许这与量子纠错（QEC）有关，确保QEC在T2周期内完成，并且最大量子比特纠错持续时间为T1。我需要咨询专家并更新备忘录。

拉比和拉姆齐的实验

如果这份备忘录没有提及与 T1 和 T2 相关的两个实验，那就不完整了。

Rabi 和 T1：T1 利用 Rabi 振荡来测量弛豫时间：Rabi 序列驱动自旋从初始状态出发，然后测量由于纵向弛豫引起的 Rabi 振荡的衰减 (T1)，以确定自旋恢复到热平衡的速度。
Ramsey 和 T2：T2 最常用的特征是 Ramsey 干涉测量法。

量子实体组件系统

Sun, 21 Sep 2025 00:00:00 +0000

我最近在ycombinator上看到一篇关于实体组件系统（ECS）范式的文章，ECS通常简称为ECS。在详细阅读了概念后，我首先想到的是如何将这种范式映射到量子计算系统领域，以及如果可以，这样做是否有意义。

像往常一样，我开始向 ChatGPT 请求可视化“应用于量子控制系统的实体组件系统”（左图）及其对立面“由实体组件系统控制的量子比特”（右图）。除了注意到在第一种情况下，“人”是系统，而在第二种情况下，量子比特似乎是系统之外，很难理解这些图像的含义。

回到实体组件系统（ECS），ECS 的主要优势在于它提倡组合而非继承、关注点分离，并遵循高度数据导向的方法。ECS 架构将行为逻辑分离到各个系统中，主要有两个原因：

首先，以系统为中心的设计通过提高局部性来优化性能，并允许并行高效地处理多个组件。

其次，它强制组件之间解耦，因为交互完全通过系统进行，而不是通过组件之间的直接依赖关系进行。

因此，我们尝试集思广益，探讨如何将这种设计模式应用于量子计算系统：

实体：量子比特
组件：量子比特的控制和读出表示
系统：对组件进行操作并改变其状态的“方法”。

有几点需要考虑，例如，当暴露逻辑量子比特而不是物理量子比特时，这种方法是如何工作的，以及考虑到系统在量子比特方面的规模，根据当前和未来的需求，需要什么样的粒度。

总的来说，关于“量子实体组件系统”（QECS）的这段离题讨论是一种简化的方法，但它可以作为周日早晨轻松头脑风暴的起点，并让讨论继续进行下去。

如果你想了解更多关于 ECS 的信息，可以看看 UML board 上的这篇优秀文章，它的内容和插图给了我很多启发。

References:

DrawIO diagrams used in this memo:

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ecs uml

System on QSysArch - Quantum Computer System Architecture

QEC：量子纠错逻辑量子比特（第一部分）

形成逻辑量子比特 链接到标题

QEC 作为一种协议 链接到标题

小测验：谁是量子比特的罪魁祸首？ 链接到标题

NVQLink：英伟达的GPU-量子统一系统架构

NVQLink概览 链接到标题

性能规格 链接到标题