QSysArch - Quantum Computer System Architecture

QPU：量子処理ユニット

Fri, 31 Jul 2026 00:00:00 +0000

超伝導量子ビットチップのシリコンダイの画像を見つけるのは必ずしも容易ではありません。このページは、特に超伝導量子ビット（トランスモンおよびスピン量子ビット）を対象とした、一般公開されている画像のコレクションとなることを目指しています。

注：これは開発中のものです - 最終更新日：2026年7月

マサチューセッツ工科大学（MIT）、電子工学研究所（RLE）見出しへのリンク

導波路量子電磁力学: キュービット層（左）とインターポーザー層（右）の光学画像が、キュービットとさまざまな信号線を擬似カラーで表示して示されています。

アルミニウムマイクロ波SQUIDマルチプレクサ: マルチプレクサデバイスの写真。(a) マルチプレクサチップ全体の写真。(b) 左：1つのチャネルの拡大図。(c) 共振器と給電線間の容量結合領域の拡大図。(d) RF SQUID領域の拡大図。磁束バイアス線、入力コイル、共振器への結合方法を示している。

チューリッヒ工科大学、量子デバイス研究所見出しへのリンク

以下の画像は、Quantum Device Labグループによるものです。

左：単一の検出チャネルを使用して多重読み出しを可能にする8量子ビット量子プロセッサ。右：この図に示すように17量子ビット（黄色）を配置することで、距離3の誤り訂正表面符号を実装できます。寸法は14.3mm×14.3mmです。

QuTech / Vandersypen研究室見出しへのリンク

nature.com/articles/s41565-019-0488-9: オンチップ共振器を使用したシリコンでの高速ゲートベーススピン読み出し (その他の画像)

リンク：

https://equs.mit.edu/

QEC：量子誤り訂正論理量子ビット（パート1）

Sat, 18 Jul 2026 00:00:00 +0000

一見すると、量子誤り訂正は単純なように思える。物理的な量子ビットを論理量子ビットにまとめ、それらの間の一貫性を維持する方法を適用し、これらの論理量子ビットを使用して量子回路を動作させる、という手順である。

画像出典：リバーレーン

しかし実際には、この最初のステップは決して自明ではありません。論理量子ビットはどのように作成され、維持されるのでしょうか？例えば、量子制御システム（QCS）の観点から（QM OPX1000、ZIのZQCS、Qblox Q1 Clusterなど）、論理量子ビットを「操作」または「オーケストレーション」するには何が必要なのでしょうか？そして、この論理量子ビットが操作可能な状態になったら、1量子ビットゲートと2量子ビットゲートで構成される量子回路を介して量子計算を実行するために、それを使用するには何が必要なのでしょうか？この単純な疑問は、ハードウェア制御システムだけでなく、ソフトウェアスタック、特にコンパイラにも関係しています。物理量子ビット用と論理量子ビット用で、複数のコンパイラが存在するのでしょうか？また、スケーラビリティに関しては、ハイブリッドGPU/QPUとQCSで構成される異種環境で10,000個の物理量子ビットを扱う場合、コンパイラはスケーリングの複雑さに対処するために何が必要なのでしょうか？これらは単純な疑問ですが、その答えは決して容易ではありません。

本稿は、量子制御システムの観点から量子誤り訂正について論じる一連の文書の第一弾です。この最初の短い文書では、物理層において一貫性のある論理量子ビットを「生成」するために必要な基本概念を紹介します。

論理量子ビットの形成見出しへのリンク

「論理量子ビット」とは何でしょうか？論理量子ビットの作成は、物理量子ビットをグループ化することから始まります。各量子ビットには特定の役割が割り当てられます。補助量子ビットまたはヘルパー量子ビットとして機能するものもあれば、データ量子ビットまたは主量子ビットとして機能するものもあります。

このグループ分けは、右側の図でよく表されます。この図は、「距離3に基づく表面コード17」を示しています（画像提供：Irréversible Inc）。

表面コードに適用できる基本的な構造は以下のとおりです。

データ量子ビット（白い円）は量子情報を保持します。表面17には9個のデータ量子ビットがあります。
補助量子ビット（黒丸）は、非破壊的なパリティチェックを実行します。表面17には8つの補助量子ビットが含まれています。

プロトコルとしてのQEC 見出しへのリンク

データと補助量子ビット間の相互作用は、それぞれの「プラケット」に固有のものである。

プラケット（緑とピンクの面）は、中央の補助量子ビットとその隣接するデータ量子ビット間のエラーチェックの類型的な関係を定義します。
スタビライザー: 各補助量子ビットは、1 つのパウリ演算子、つまりスタビライザーを測定するために使用されます。表面コードには 2 つのスタビライザーがあります。Z タイプはビット反転 (X) エラーを検出し、X タイプは位相反転 (Z) エラーを検出します。
スタビライザー測定は、単一のスタビライザーの測定であり、補助量子ビットを隣接するデータ量子ビットに順次結合し、その後補助量子ビットを測定することによって実現されます。

シンドロームビットは、パリティチェック安定化演算子の測定結果です。シンドロームビットは、測定サイクルごとに1つ生成されます。
シンドローム抽出とは、誤差補正サイクルで全ての安定化測定を実行して、完全な誤差シンドロームを取得する一連のプロセスです。

ちょっとしたクイズ：キュービットの犯人は誰でしょう？見出しへのリンク

この文脈で、以下の図（出典：Alice & BobよりLaurent Prost）を検討してください。Z ₁ Z ₂と Z ₂ Z _{3 は}、それぞれ Qubit 1 と Qubit 2 の間、および Qubit 2 と Qubit 3 の間の共同パリティチェック（安定化）測定を表します。これまでの 2 次元プラケットとは異なり、この図では各物理量子ビットが他の 1 つの量子ビットのみにリンクされていると想定しており、1 次元の繰り返しコードを示しています。

半導体計測：原子スケール測定

Fri, 10 Jul 2026 00:00:00 +0000

この短いメモは、シリコンウェーハの検査に使用される半導体計測で使用される方法論をまとめたものです。

半導体計測とは、ASICの製造に使用されるウェハーの精密な測定と分析を指します。その目的は、デバイス製造における原子スケールでのトランジスタ配置の品質と性能を確保することであり、製造工程におけるピコメートル単位の誤差でさえ歩留まりに影響を与えるためです。

計測技術見出しへのリンク

以下に、品質測定に使用される技術と機器の一部、およびプロセスにおけるそれぞれの役割の概要を示します。

光学顕微鏡（~2D）見出しへのリンク

生物学などで用いられる従来の光学顕微鏡では、位相差を検出するために、光が試料を直接透過する必要があります。しかし、シリコンウェハは完全に不透明で反射率が高いため、光が透過しないため、これらの標準的なシステムは使用できません。

代わりに、ウェーハ検査では反射光が使用され、明視野、暗視野、DIC（微分干渉コントラスト）などいくつかの種類があります。明視野では、ウェーハに真下から光を照射し、反射光を直接上方に反射させます。一方、暗視野では、ウェーハに急な斜めの角度で光を照射し、粒子汚染、ヘアラインスクラッチ、マイクロ欠陥などの隆起した欠陥を検出できます。

ウェハーにとって最も興味深いのは、偏光と特殊なウォラストンプリズムを使用して光を2つの経路に分割し、表面で反射させてから再結合させる微分干渉コントラスト顕微鏡です。ウェハーを3Dのように観察することで、微細な高さの違いや表面の質感を明らかにすることができます。 (画像出典: Nikon Microscopy)

走査型電子顕微鏡 (SEM) 見出しへのリンク

走査型電子顕微鏡（SEM）は、光学顕微鏡よりもはるかに微細な構造を観察できるため（解像度が100倍高い）、半導体製造において最も一般的に使用されている装置の一つです。SEMは光の代わりに集束された電子ビームを用いてウェハ表面を走査し、その形状や組成を高解像度で立体的な画像として得ることができます。

光学顕微鏡は「一度に画像」を撮影できるのに対し、SEMは非常に細い電子ビームでウェハを点ごとに「走査」し、画像を再構成する必要があります。各ピクセルの明るさは、ウェハ上の対応する位置から検出された電子の数によって決まります。走査には機械部品は使用せず、磁気コイルを用いて磁場を発生させ、電子ビームをわずか数ナノメートル幅のスポットに集束させます（これは、旧式の大型ブラウン管テレビにやや似ています）。

原子間力顕微鏡 (AFM) 見出しへのリンク

原子間力顕微鏡（AFM）は走査型電子顕微鏡（SEM）とは根本的に異なります。電子を用いるSEMとは異なり、柔軟なカンチレバーに取り付けられた極細の探針を用いて、原子スケールで表面の形状を「感知」し、マッピングします。これは、盲人が点字を読むのとよく似ています。AFMは表面の形状を測定します。

走査型電子顕微鏡（SEM）と同様に、原子間力顕微鏡（AFM）は表面を点ごとにスキャンします。ただし、放出された電子を記録する代わりに、AFMは探針の高さ、カンチレバーのたわみ、相互作用力など、複数のパラメータを測定することで、真の3D表面マップを作成します。

カンチレバーは、複数のモードで観測対象と相互作用することができます。接触モードでは、先端はウェーハと常に接触した状態を維持します。タッピングモードでは、カンチレバーは共振周波数付近で振動し、表面との短い接触によって振動振幅が変化します。また、吸引力を測定原理とする非接触モードもありますが、このモードでは信号対雑音比が低くなる傾向があります。

X線回折（XRD）見出しへのリンク

X線回折（XRD）は、主にウェハーの表面を調べる従来の装置とは大きく異なり、材料内部の結晶（または原子）構造をプローブする。

X線回折（XRD）は、シリコンウェハーの結晶方位、格子間隔、歪み、結晶品質が正しいかどうかを判断するための、最も重要な非破壊測定機器の一つです。表面顕微鏡でウェハーに欠陥がないように見えても、XRDで検出される結晶格子のわずかな変化がトランジスタの性能や製造歩留まりに大きな影響を与える可能性があるため、XRDは不可欠です。

＃＃まとめ

| 方法 | # | 解像度 | 速度 | コスト | 一般的な用途 | | —————— | —- | ———– | ——— | —- | —————————– | | 光学 | ~ 2D | ~0.2 µm | 非常に高速 | 低 | 通常のウェーハ検査 | | SEM | ~ 2D | 1–10 nm | 低速 | 高 | 詳細な欠陥分析 | | AFM | 3D | <1 nm (垂直) | 非常に低速 | 高 | 表面粗さ測定 | | X線 | 3D | 変動あり | 中程度 | 高 | 内部構造検査 |

xPU：AI推論ハードウェアアクセラレーションマイクロアーキテクチャ

Sun, 28 Jun 2026 00:00:00 +0000

xPU：これは、特定のワークロードに合わせてカスタマイズされたあらゆるコンピューティングアーキテクチャを表すことができる、特殊な処理ユニット（PU）の総称です。一般的なバリエーションとしては、GPU（グラフィックス）、TPU（テンソル／AI）、NPU（ニューラル）、DPU（データ）、PPU（パルス、主に量子制御スタックに使用）などがあります。

この非常に短いメモは、AI推論に適用されるxPU市場の状況に関する洞察を提供することを目的としています。

市場概況見出しへのリンク

AI推論ASICの市場環境を分析する際、最も有用な指標は、単純な性能ではなく、ベンダーの差別化が3～5年の期間にわたって維持可能かどうかである。この観点から、以下の3つのクラスターが浮かび上がる。

ユニバーサルプラットフォーム: NVIDIA と 垂直統合型: AMD、Google
現在の挑戦者 Groq、Cerebras、FuriosaAI、Positron、SambaNova、Axelera AI。
将来の課題: エクストロピック、ノーマルコンピューティング、アンコンベンショナル、モトロニクス、アケトニクス

ユニバーサルプラットフォーム見出しへのリンク

NVIDIA

アーキテクチャ：GPU（2024年はBlackwellアーキテクチャ）
コアとなる強み：エコシステムへの囲い込み、ソフトウェアスタックの深さ、完全なシステム統合
対象ワークロード：汎用 — 大規模なLLMトレーニングと推論 - グラフィックシェーダー
脆弱性：高コスト、高消費電力。スパースコンピューティングには最適化されていない。

垂直統合企業見出しへのリンク

Google

アーキテクチャ：TPU、カスタムASIC（シストリック）
コアとなる強み：垂直統合；Google規模での最低コスト
対象ワークロード: Google Cloudワークロード、Gemini推論
脆弱性：Google Cloudからのみ利用可能。GoogleからTPUコアを購入することはできません。

AMD

アーキテクチャ：MI300 Instinct + ROCm（AMD独自のCUDA）
コアの強み: CUDA の価格設定の代替手段。馴染みのある GPU モデル。
対象ワークロード：クラウドコスト重視のHPCおよび推論
脆弱性：CUDAに対するソフトウェアのギャップ。最先端のエコシステム（例：NVQLINK）への対応が遅れている。

キュービットの形態：トランスモンQPUアーキテクチャ

Sun, 14 Jun 2026 00:00:00 +0000

量子誤り訂正という素晴らしい世界に深く踏み込む前に、QPUのアーキテクチャ、特に1量子ビットゲートと2量子ビットゲートがハードウェアシリコンレベルでどのように実装されているかを説明する簡単なメモを用意しておくと役立つと考えました。

このようなメモを作成する際の課題は、QPUのアーキテクチャ、つまり方式が数多く存在することです。そこで、ここでは一般的な方式の一つである超伝導トランスモン量子ビットから始めたいと思います。

参考までに、右上の画像はフェアチャイルド社の1961年の4トランジスタICです。一見すると、今日のトランスモンはこのICと同じくらい複雑に見えるかもしれません。実際には、量子産業は1960年のシリコン産業に極低温＋超伝導という要素が加わった状態に戻ったように感じられます。ここで興味深いのは、70年代に何が起こったかに基づいて、制御ロジックの進化の可能性を予測することです。

(画像提供：コンピュータ歴史博物館)

Transmon QPU 設計図見出しへのリンク

下の図は、仮想的な2量子ビットのチューナブルトランスモンを構成する要素を示しています。2量子ビットアーキテクチャを採用する理由は、個々の量子ビットの制御（シングル量子ビットゲート）と複数の量子ビットのエンタングルメント（2量子ビットゲート）の両方を可能にするためです。

上部の「5本の線」は、量子ビットの状態と2つの量子ビット間の相互作用を制御（操作）するために使用されます。下部の線は、量子ビットの読み出し（すなわち、量子ビットの波動関数の崩壊。これは破壊的なプロセスです）を実行するために使用されます。

上記の図はトランスモンアーキテクチャが調整可能であることを前提としていますが、必ずしもそうとは限りません。一部のアーキテクチャでは調整可能な量子ビットを使用しません。たとえば、OQC Coaxmonアーキテクチャなどです。

トランスモン量子ビットを設計する上で重要な要素の一つは、超伝導温度で動作することです。ジョセフソン接合（JJ）を用いることで、熱放散なしに制御することが可能になります。ここでは、JJとその超伝導量子推論デバイス（SQUID）実現方法についての詳しい説明は省略します。興味のある方は、超伝導：SQUIDの動画をご覧ください。

(画像提供：トンネル接合におけるジョセフソン高調波の観測)

キュービット制御プロセス見出しへのリンク

各制御線は異なる種類の信号を伝送するため、ダンパー（減衰器）やフィルターなどの使用される部品は、ドライブライン、カプラー制御線、またはキュービット制御線のいずれを扱うかによって異なります。

1. 駆動系（XY制御）見出しへのリンク

トランスモン量子ビットの場合、XY駆動線はマイクロ波パルス（4～6GHz）の弱い容量結合を介して量子ビットを操作します。これはオンチップアンテナとして機能し、振動する電場を印加してブロッホ球上の回転を駆動します。

XY駆動線は、マイクロ波パルスの周波数や物理的な経路ではなく、位相Φを変化させることによって、XゲートとYゲートを区別します。どちらのゲートも同じ周波数（量子ビットの共振周波数に一致）を必要とするため、ハードウェアはマイクロ波電界の量子ビットに対する向きをずらすことで回転軸を制御します。

アライメントシフト、つまり位相調整は、通常、他の室温制御エレクトロニクスと共に設置されているIQミキサーで行われます。IQミキサーは、同相（I）信号と直交（Q）信号のIQ変調と、量子ビットの共振周波数に対応する搬送周波数fcを使用します。（右の画像はPulse Libに基づいています）。

Xゲートを作成するには、Qblox QCM-RFなどの制御モジュールは、Iチャンネルを完全にオンに設定し、Qチャンネルをオフにするだけで済みます。Yゲートを作成するには、代わりにIチャンネルをオフにし、Qチャンネルを完全にオンにする必要があります。もちろん、実際にはもっと複雑で、XゲートとYゲート間のリークを防ぐためにIQミキサーのキャリブレーションを確実に行う必要があります。

2. キュービット制御線（Z軸／磁束バイアス）見出しへのリンク

磁束バイアス（Z）制御線は、各量子ビットの周波数を調整するために使用されます。これは、量子ビットのSQUIDループを貫通する磁束を変化させることによって行われます。この制御線の目的は次の3つです。

パウリZゲート: フラックスバイアス制御線をパルスすることで、量子ビットの周波数をアイドルフレームからgvの間ずらし、計算フレームに対して正確な位相差(θ)を蓄積することにより、パウリZゲートが実現されます。
制御Z（CZ）ゲート: 制御Z（CZ）ゲートなどの2量子ビット操作では、高速フラックスパルスによって1つの量子ビットの周波数が一時的にシフトされ、隣接する量子ビットの特定のエネルギーレベルと共鳴し、それらの相互作用が活性化されます。
アイドル保護: フラックスバイアスラインは、量子ビットを特定の安定した周波数（しばしば「スイートスポット」と呼ばれる）に動的に「パーク」するためにも使用されます。この周波数では、量子ビットはフラックスノイズに対して最も感度が低くなります。

物理的なパウリZゲートは、磁束パルスがノイズを発生させ、コヒーレンスを低下させる可能性があるため、ほとんど使用されないことに注意してください。物理的なパルスを送信する代わりに、高レベルの量子回路コンパイラは、後続のXYマイクロ波パルスの位相を数学的にシフトします。これは仮想Zゲートと呼ばれます。

キュービット読み出しプロセス見出しへのリンク

1. 周波数多重化：なぜすべての読み出し共振器が固有のものなのか見出しへのリンク

Qblox読み出し電子機器：
QRMとQRC 。

各量子ビットごとに別個の大型マイクロ波ケーブルを希釈冷凍機まで引き込む代わりに、複数の量子ビットを単一の共通読み出しフィードライン（従来のマイクロアーキテクチャにおける「バス」のようなもの）に接続する。

イラスト

Sat, 04 Apr 2026 18:44:19 +0200

「百聞は一見に如かず」と言われるように、私は図解を豊富に用いたシステム設計図を作成し、コミュニティと共有することに情熱を注いでいます。コンピューターでdrawioアプリケーションを使ってスケッチしていない時は、手書きでメモを取ったり、図を描いたりするのも好きです。

以下の図はすべてオープンスタンダードライセンスに基づいて公開されています。ですから、ご自由にお使いください。改変したり、変更したりしても構いません。ただし、qsysarch.comへのクレジット表記をお願いします。また、これらの図に含まれるアイコンの一部については、素晴らしいicons8.comリポジトリへのクレジット表記も必要となりますのでご注意ください。

2026-07-18: QEC: Quantum Error Corrected Logical Qubit (part 1)

2026-07-10: Semiconductor Metrology: Atomic Scale Measurements

2026-06-28: xPUs: AI Inference Hardware Acceleration MicroArchitectures

2026-06-14: Qubit Modalities: Transmon QPU Architecture

2026-03-28: General Matrix Multiplication (GEMM) Kernels

2026-03-22: Capacity and Efficiency Engineering

2025-12-12: Tensor Processing Unit (TPU): High Level System Architecture

2025-11-30: Organizing Complexity: more architecture, less plumbing

2025-11-28: Neuromorphic ICs: High Level System Architecture

2025-10-28: NVQLink: Nvdia's GPU–Quantum Unified System Architecture

2025-10-26: QRAM as the Quantum Bit Array

2025-10-18: GPUDirect RDMA: The life of a RoCE packet

2025-10-08: Quantum Error Correction: The life of a qubit

2025-09-28: Which machine for Quantum Algorithms?

2025-09-23: 3 blue 1 brown: Grover's Algorithm

2025-09-22: RoCEv2: InfiniBand Transport Protocol

2025-09-21: Quantum Entity Component System

2025-09-16: The confusing world of RDMA & InfiniBand

2025-09-12: Using AI to improve quantum systems

Unfinished Memos

Resilient networking for autonoumous vehicules

一般行列乗算（GEMM）カーネル

Sat, 28 Mar 2026 00:00:00 +0000

このメモでは、GPUの基本に立ち返ります。特に、深層学習の中核となる演算である行列乗算に焦点を当てます。まず、基本的な実装と学術的な実装について説明します。次に、GPUを効率的に使用するために必要な最適化について見ていきます。

単純な行列乗算器の理解見出しへのリンク

まずは、教科書によく載っている基本的な例から始めましょう。

  
/**
* Kernel to perform matrix multiplication C = A × B
* A is of size N x M, B is M x N, and C is N x N
* Each thread computes one element of matrix C.
*/

__global__ void naive_matrix_multiply(float* A, float* B, float* C) {

// Calculate global row and column for this thread
int row = blockIdx.y /* 0...16 */ * blockDim.y + threadIdx.y;
int col = blockIdx.x /* 0...16 */ * blockDim.x + threadIdx.x;

if (row < N && col < N) {
float sum = 0.0f;
for (int k = 0; k < M; k++) {
// C[row][col] = sum(A[row][i] * B[i][col])
sum += A[row * N + k] * B[k * N + col];
}
C[row * N + col] = sum;
}

}

一見すると、これは簡単そうに見えます。出力行列Cの各セルを計算するだけです。このカーネルコードは、目的を達成しているように見えます。以下に、カーネルをより視覚的に表現したものを示します。

容量と効率のエンジニアリング

Sun, 22 Mar 2026 00:00:00 +0000

最近、容量効率エンジニアリングという概念に出会いました。これは、システムを最適な方法で設計・運用する分野です。システムアーキテクチャの重要な柱であり、量子コンピューティングシステムのように規模が重要な場合には特に重要です。

簡単に言うと、生産能力・効率工学とは、生産を最適化するための科学または学問分野です。これは、最大生産量（生産能力）と資源消費量（効率）のバランスを取ることによって実現されます。

キャパシティ・アンド・エフィシェンシー・エンジニアリング（CEE）の良い点は、その分野が明確に定義され、関連文献が豊富にあり、体系化されたエンジニアリング手法によって支えられていることです。本稿では、CEEで使用されるいくつかの重要な概念を抽出することを試みます。

能力と効率性に関するエンジニアリングの柱見出しへのリンク

キャパシティ＆効率エンジニアリングは、可観測性、モデリング、プランニングという3つの主要な柱に基づいて構築されています。

可観測性

→

モデリング

→

計画

最終的な目標は、モデルを用いて効果的にシミュレーションできる計画を作成することです。このモデルは、実測データに基づいて検証されるべきです。成長をモデル化し、ボトルネックを特定し、リソースを戦略的に配分することで、計画は過負荷やリソース不足を防ぎます。これにより、システムの最適な運用が保証されます。

システムリソースはあらゆるものを指す可能性がある点に留意すべきである。CPUやメモリといったITリソースから、人員や機械設備まで、その範囲は多岐にわたる。実際、CEEは様々な分野で応用可能である。例えば、プロジェクト管理における人員配置の最適化や、インフラ管理におけるクラウドホスティングコストの削減などに役立つ。

可観測性見出しへのリンク

可観測性とは、システムの_経験的分析_のことです。コンピューティングシステムでは、ログはしばしば可観測性と混同されますが、可観測性は全体像の一部にすぎません。例えば、OpenTelemetry標準は、ログ、メトリクス、トレース、バゲージなど、複数の可観測_シグナル_を包含しています。CEEにとって、効果的な可観測性とは、以下の点を満たすものです。

リソース使用状況：リソースの消費状況を監視および追跡します。監視では、リソースがいつ、誰によって、何に使用されたか、およびエラーが発生したかどうかを明記する必要があります。
パフォーマンス指標：レイテンシやスループットなどの主要業績指標（KPI）を追跡します。歩留まり、無駄、エラー率なども含まれます。
ボトルネックの特定：システムのスループットを低下させる制約を特定する。

重要なのは、システムの事後分析を、高負荷時、メンテナンス時、アイドル時など、あらゆる条件下で実施できることです。何が、いつ、なぜ起こったのかを詳細に理解することが重要です。こうした観測データがなければ、システム障害の根本原因を特定することは不可能です。

もちろん、システム全体の観測データを収集するには課題があります。観測は非常にコストがかかる場合があり、場合によっては破壊的になることもあります（量子コンピューティングの場合、システムを測定すると状態が変化する可能性があり、これは観測者効果として知られています）。つまり、システムを観測するだけの行為が、その動作を変え、パフォーマンスを低下させる可能性があるということです。この解決策はサンプリング（すべてのイベントではなく、一部のイベントからのみデータを収集すること）です。そのアイデアは、サンプリングレート（データ収集の頻度）を調整可能なシステムパラメータにすることです。下の図を参照してください（出典：OpenTelemetry）。

非コンピュータシステムの場合、効果的な可観測性によって、例えばプロジェクトが遅延している理由を説明できるようになります。可観測データとしては、各プロジェクトフェーズで行われた追跡可能な意思決定を説明する、ISO9001で規定されている技術文書および非技術文書が考えられます。

モデリング見出しへのリンク

可観測性が確立されると、システムの解析的なパラメータ挙動を理解し始めることができます。この挙動は次の柱の基礎となります。つまり、それを記述し、パラメータモデルに変換することができます。次のステップは、一連のパラメータまたは条件が与えられた場合に、そのようなモデルが何を提供する必要があるかを明確にすることです。

パフォーマンス：システムが提供できる最大スループットと最大レイテンシはどのくらいですか。
運用コスト：割り当てられたリソース数で表した場合、システムを運用するのにどれくらいの費用がかかりますか？このコストは時間帯によって変動する場合があります。
再構成：システムパラメータを更新した場合の一時的な影響（一時的な効果）は何ですか？例えば、新しいサーバーやQPUを割り当てて適切に構成する場合などです。

重要なのは、システムの動作をシミュレーションし、さまざまな動作条件下での性能を観察することです。モデルにはリソースコストが含まれているため、これらの条件下でのコストのトレードオフを示すことができます。この情報は計画段階において重要です。

ここで、シミュレーションとエミュレーションの違いについて触れておく価値がある。大まかに言うと、エミュレーションはシステムの模擬版を作成するのに対し、シミュレーションはシステムの抽象モデル上で動作する。エミュレーションでは、入力が同じであるため、エミュレートされたパフォーマンスと実際のパフォーマンスを比較することが可能である。CEEの文脈では、モデルとは主にシミュレータを指すものと想定する。

非コンピューティングシステムに適したモデルであれば、プロジェクトにリソースを追加した場合の影響を予測できるはずです。実際、リソースを追加するとシステムのパフォーマンスが低下する場合もあります。この直感に反する結果は、ブルックスの法則として知られています。

計画見出しへのリンク

モデルが完成したら、システム運用の計画を開始できます。モデルを使って様々な条件をシミュレーションし、最適な条件を見つけましょう。これらの結果を基に、需要に応じてリソースを戦略的に割り当てます。優れた計画には、需要予測、コスト管理、フェイルセーフ機能が備わっているべきです。需要予測は、将来の使用量、トラフィック、またはニーズを予測します。コスト管理は、ピーク時の容量を維持しながら、過剰なリソース供給を抑制します。フェイルセーフ機能は、予期せぬ需要に対応するためのバッファを提供します。

重要なのは、システムを効率的かつ確実に運用することです。ピーク負荷にも確実に対応し、コスト効率を保証します。予測された容量に基づいて、事前に再構成を行うことができます。予期せぬ事態に対応するための十分なバッファを確保します。

この計画は、需要が予想通りである場合の最良シナリオと、需要が予想よりも多い場合または少ない場合の最悪シナリオを組み合わせたものです。このアプローチにより、コスト効率に優れた生産能力の配分が実現します。

モデルの微調整見出しへのリンク

鶏と卵のジレンマ見出しへのリンク

優れたモデルを設計することは、まさに卵が先か鶏が先かという問題です。システム内で何を観察すべきか、そしてそれをどのように観察すべきかを知らなければ、効率的かつ正確なモデルを構築することは困難です。正確なモデルがなければ、計画は良い結果を生み出す可能性は低いでしょう。

テンソル処理ユニット（TPU）：高レベルシステムアーキテクチャ

Fri, 12 Dec 2025 00:00:00 +0000

AIが膨大なエネルギーを消費する世界において、テンソル処理ユニット（TPU）はまさにゲームチェンジャーと言えるでしょう。これは、Googleが機械学習タスク専用に設計したカスタムチップです。

この簡単なメモは、TPUのアーキテクチャの概要と、2016年の登場以来どのように進化してきたかについて、システムレベルで概説することを目的としています。

また、この重要な疑問にも答えていきたいと思います。GPUがあるのに、なぜTPUが必要なのでしょうか？GPUにはないどのような利点があるのでしょうか？ニューロモルフィックICと比較するとどうでしょうか？そして、TPUやGPUに代わるアーキテクチャは存在するのでしょうか？

(出典: Google Cloud)

TPUが存在する理由、そしてそれが解決する問題とは見出しへのリンク

TPUはGPUと同じ目標を共有しています。それは、大規模な並列処理を可能にすることで、ムーアの法則の減速によって生じた制限を克服することです。一般的な計算を処理するために使用できる従来のCPUとは異なり、マルチコアの概念によってある程度の並列処理が可能になっています（デナードのスケーリング法則のおかげです）。TPUとGPUは、単純で特定のタスクを処理するように設計された専用ハードウェアですが、どのCPUよりもはるかに効率的な方法で処理できます。

大まかに言えば、汎用CPUやGPUよりもはるかに優れた性能と効率性を実現するには、「汎用性を犠牲にして性能を高める」必要があると言えるでしょう。

TPUは、ニューラルネットワークが使用する行列乗算やテンソル演算といった、負荷の高い線形代数処理のために根本的に設計されています。

TPUの中核を成すのはシストリックアレイと呼ばれるもので、並列計算を実行できる処理要素のマトリックス（通常は_PE_と呼ばれ、右の図では_MAC_と表記されている）である。

TPUの場合、この処理ユニット（MAC）は、活性化値（埋め込み）とニューラルネットワークの重みを乗算して累積する単純な8ビット乗算器です。この演算を大規模並列処理で実行することによってのみ、TPUはCPUよりもはるかに高いスループットを実現できます。GPUも同様です。しかし、まずはTPUの進化の歴史を見ていきましょう。

TPUの進化の推移見出しへのリンク

TPUv1: TPUの第一世代見出しへのリンク

TPUv1はわずか15ヶ月で開発され、主な目標はニューラルネットワークの推論性能の向上（学習性能ではなく、推論性能のみ）でした。そのため、Googleは行列乗算器を必要とし、高速化だけでなく消費電力の削減にも制約がありました。消費電力削減の鍵は、メモリ局所性の向上、つまり外部メモリとTPUメモリ間の不要なデータ移動の削減でした。これにより、制御単位あたりの演算強度を高め、TPUがデータを待つアイドル時間を短縮することが可能になります。

ハードウェアの観点から見ると、TPU v1の設計はシンプルでありながら、洗練された効果を発揮していた。

標準的なPCIeカードに搭載されたシングルスレッドのコプロセッサ。

マルチレベルキャッシュ、マルチスレッド、分岐予測は利用できません。
MXU（行列乗算ユニット）による8ビット整数に対する高速な決定論的演算。
シストリックアレイは256 * 256 * MXUで構成されます

複雑な処理はソフトウェアスケジューラに移管され、その主な役割は2つある。

MXUがアイドル状態にならないように操作スケジュールを組むことで、パイプを常に稼働状態に保つ。

メモリアクセスの遅延を隠蔽する手段として、メモリをダブルバッファリングする。

TPUv2とv3：メモリとインターコネクトの改善見出しへのリンク

v2とv3の重要な概念は、バックプロパゲーション、より高い精度、そしてより多くの分散型で相互接続されたTPUを必要とする次世代モデルのトレーニングです。

ハードウェアコア処理の観点から見ると、彼らは実に多くの優れた概念を導入した。

デュアルコアチップ、例えば1つの__TPUv2__は2つのTPUで構成されています
各TPUは、__128*128 MXU__で構成される4倍の規模のシストリックアレイを備えていました。
標準のIEEE 754 FP16浮動小数点フォーマットの拡張版であるBrain浮動小数点フォーマット（BF16）を使用して、浮動小数点値を処理する機能。

Python AST 書き換え: レベルを下げずにコンパイルする

Sat, 06 Dec 2025 00:00:00 +0000

Cuda-Qコンパイラの素晴らしい世界に深く踏み込む前に、AST書き換えの技術について簡単なメモを書いておく価値があると思いました。

AST書き換えとコンパイルの違いは何だろうか？と疑問に思う人もいるかもしれない。簡単に言えば、すべてのコンパイルにはAST書き換えが含まれるが、すべてのAST書き換えがコンパイルとみなされるわけではない。

また、コンパイルはコードをある言語から別の言語に「変換」するプロセスであるのに対し、AST書き換えは通常、同じ言語内で行われます。

Python 抽象構文木 (AST) API 見出しへのリンク

Pythonには、ASTを扱うための標準ライブラリが用意されています。PythonのASTには、大きく分けて4つのカテゴリのノードがあります。

リテラルまたは定数見出しへのリンク

例えば、10、"hello"、Trueなど。

  
Constant(value=10)
Constant(value="hello")
Constant(value=True)

変数見出しへのリンク

例えば、x、y、zなどです。変数は、読み取り（ロード）モードまたは書き込み（ストア）モードのいずれかでアクセスできます。

  
Name(id='x', ctx=Load())
Name(id='y', ctx=Store())

式見出しへのリンク

例えば、1 + 2、x + 2、x > yなどです。式は、値を生成するASTノードです。

  
BinOp(left=Constant(value=1), op=Add(), right=Constant(value=2))
BinOp(left=Name("x", Load()),op=Add(),right=Constant(value=2))
Compare(left=Name("x", Load()),ops=[Gt()],comparators=[Name(id='y', ctx=Load())])

ステートメント見出しへのリンク

例えば、if、for、while、return、break、continueなどです。ステートメントは、アクションを実行するASTノードであり、Pythonコードではトップレベルまたはブロックレベルの構造として現れます。

複雑性の整理：構造設計を重視し、配管工事は少なくする

Sun, 30 Nov 2025 00:00:00 +0000

このメモはl’Observatoire du Long Termeからの転記であり、スケールアップにおける建築家の役割についての個人的な考察がそれに続きます。

マンハッタンの都市計画から学ぶ見出しへのリンク

マンハッタン南部の狭く不規則な通りは、予測不可能な名前とあらゆる角度で交差する交差点があり、幅が広く直角に交差する碁盤目状の通り（1番街から220番街まで）と大通り（1番街から12番街まで）が並ぶニューヨークの他の地域とは著しく対照的である。

その理由は歴史的なものだ。17世紀初頭、ニューヨークがオランダの交易拠点として機能し始めた頃は、都市計画など存在しなかった。街路は住民の通行路に沿って作られたり、必要に応じて追加されたりして、包括的な構想はなかった。そのため、ニューヨークへの移動は（特に外国人観光客にとっては）困難であり、公共事業の計画も難しく、都市の成長を組織的に管理することも困難だった。

マンハッタン南部は（差し迫ったニーズに対応する）配管工によって整備されたのに対し、ニューヨークのその他の地域は（交通ニーズに関する長期的なビジョンと、シンプルさと全体的な効率性への配慮に基づいて）建築家によって設計された。

デジタルシステム見出しへのリンク

管理システムにも同じことが言えます。一部のシステムは、追加のアーキテクチャ設計の手間を犠牲にして、ユーザーの時間を最適化するように設計されています。一方、他のシステムは、配管工が次から次へと漏水箇所を修理するように、形式的な手続きや一貫性のない文書を積み重ねることで、規則作成者の労力を最小限に抑えています。

シンガポールは、公共政策をユーザーの効率を最大化するように設計・管理することを目的とした「エンジニアリング・アプローチ」を採用することで、最初のカテゴリーにおいて圧倒的な優位性を誇っています。すべての新規規制は十分なメリットを実証する必要があり、既存の規制は最適化と不要になった場合の廃止を目的とした定期的な効率性レビューを受けています。機能的な「アーキテクチャ規則」が課せられ、ユーザーにとっての文書や手続きの効率を「最適化」しています。これには、共通データ標準、事前入力済みフォームの広範な使用（標準データに基づく）、共通ソフトウェアコンポーネントの必須使用（例えば、支払いやデータ収集用）などが含まれます。

デジタル化を担当する機関は、チーフアーキテクトとして重要な役割を果たし、各省庁の標準実装担当のファンクショナルアーキテクトに頼っています。デジタル技術は、プロセスの簡素化や調和化にしばしば役立ちます。手順をデジタル化する際に、これらの手順、あるいは手順に必要な情報や文書の過剰な多様性によるコストが明らかになります。デジタル化以前は、この複雑さはユーザーが負担していました。デジタル化によって、この多様性によるコストが明らかになり、部門間で異なるプロセスを調和させることによるメリットも明らかになります。

(画像クレジット: Agentic Design Patterns)

ノーモスコープ見出しへのリンク

フランスでは、企業や利用者は、行政手続きの複雑さによる「時間的負担」がヨーロッパで最も高い部類に入り、長期展望研究所の推計では、その負担はGDPの6ポイント（約1,700億ユーロ）に相当する。過去の簡素化の取り組みは、見直し（通常は新たな条文によって回避される）や法典の書き換え（通常は後にさらに複雑化する形で修正される）など、単発的な試みにとどまることが多かった。

このような取り組みの規模を拡大し、長期的に定着させるには、2つの方法がある。1つ目は、シンガポールが行ったように、ソフトウェア/ITの都市化に触発されたアーキテクチャ原則と、（管理中心のアプローチではなく）ユーザー中心のアプローチを導入することで、行政生産を再構築することである。

2つ目は、「時間税」を評価し、例えば500億ユーロの削減といった目標を設定することです。まずは限られた手段から始めることができます。例えば、上位100の主要な手続きにかかる時間をサンプリングしてみるのも良いでしょう。「ノーモスコープ」という共同ツールを使えば、利用者が直面する手続き上の問題点を共有することも可能です。フランスの家計はかつてないほど逼迫しているため、生活の質の向上に貢献しない負担から解放する必要があります。

管理上の複雑さに関して言えば、それは「より多くの設計要素が必要で、より少ない配管工事が必要だ」ということを意味する。

余談：スケールアップにおける複雑性の整理見出しへのリンク

なぜ一部のスタートアップ企業は成長して成功を収める一方で、他の企業は苦戦するのか、私はしばしば疑問に思ってきました。その答えは、たいていの場合、適材適所の人材配置にあります。それを実現するためには、アーキテクトが実際にどのような役割を担うべきかを理解することが重要です。

スープ、キッチン、そしてメニュー見出しへのリンク

スタートアップを、スープを提供するレストランに例えて考えてみましょう。最初のスープが大ヒットし、事業の成長を後押ししました。レストランが拡大するにつれ、料理人が増え、レシピも増え、物事はより複雑になっていきました。新しい料理人とレシピが増えるたびに、厨房の作業は遅くなっていきました。この問題を解決するため、スタートアップの創業者たちは、物事を軌道に乗せるためにプロジェクト管理オフィス（PMO）を設立することにしました。

PMOチームはすぐに、重要な何かが欠けていることに気づきました。それは、キッチンの運営方法に関する明確な計画です。彼らは、各調理担当者に具体的な責任を与え、詳細なタスクリストを作成し、見積もった作業量に基づいてマスタープランを作成することで、この問題を解決しようと試みました。しかし、どれもうまくいきませんでした。PMOは、その理由が分かりませんでした。すべて文書化されているのに、なぜ機能しないのでしょうか？

問題は、その本にはスープの作り方は書いてあったものの、スープの中身が何であるべきかは書かれていなかったことだった。PMOは、もはや単に1種類のスープを作っているのではなく、製品開発者（PM）が作成したメニューに応じて、さまざまな料理を作るために使えるスープストックを作っているということに気づいていなかった。PMOチームは、本当の問題を解決する代わりに、計画なしに道路を増設するように、ただ単にプロセスを「配管」しているだけだった。

PMOが本当に必要としていたのは、北マンハッタンの道路のように、すべてがスムーズに運用され、時間とともに拡張できる、適切に設計されたシステムだった。PMOの過ちは、複雑さを整理するための計画の設計図を作成するアーキテクトが必要であることを認識していなかったことだった。

多くのスケールアップ企業では、エンジニアリングディレクター（https://www.hatica.io/blog/metrics-and-kpis-for-director-of-engineering/）が1人しかおらず、そのディレクターはアーキテクチャの設計だけでなく、チームの成長マインドセット（https://online.hbs.edu/blog/post/growth-mindset-vs-fixed-mindset）の確保にも責任を負っています。目標は、効率性を押し付けるのではなく、チームが効率性を主体的に担えるようにすることです。これらのステップが完了して初めて、スケールアップの準備が整うのです。

プロジェクト主導型組織

最近、HBRの記事「プロジェクト主導型組織」(https://hbr.org/2026/01/the-project-driven-organization)を偶然見つけました。組織設計、リーダーシップ、価値創造という3つの要素を中心とした構造的なアプローチは素晴らしいと思います。しかし、一つ欠けている点があります。それは、アイデアを収益性の高い製品に変えるための戦略です。

下の図は、元のコンセプトを再構成したもので、アイデアを収益性の高い製品に変えるための戦略とも言える「ロードプラン」という要素を追加しました。また、異なるチーム間の橋渡し役となる「エンジニアリングチーム」も追加しました。

この図では、建築家が道路計画に意見を出しているのでしょうか？それとも、道路計画が建築家への意見として与えられているのでしょうか？あるいは、建築家がプロジェクトチームに意見を出しているのでしょうか？文脈によっては、どれも正解です。重要なのは、道路を建設するのはエンジニアリングチームであり、彼らはそれに従うための計画、つまり「具体化」するための設計図を必要としているということです。

プロジェクトを利益に変える

下の図は、キッチンの設計と整理の良し悪しを示しているのでしょうか？それとも、PMOがどれだけ効率的に運営し、利益につなげられるかを示しているのでしょうか？

(画像提供: )

結論見出しへのリンク

物事が複雑になりすぎて手に負えなくなったときは、次の2つのシンプルなルールで複雑さを整理することを考えてみてください。「もっと構造を設計し、配管は少なくする」！

参考文献: 見出しへのリンク

長期天文台

ニューロモルフィックIC：高レベルシステムアーキテクチャ

Fri, 28 Nov 2025 00:00:00 +0000

最近、Neuralink について話していたときに、ニューロモルフィック処理ユニット、または NPU について耳にしました。これらの NPU は量子コンピューティングとは何の関係もありませんが、新しい処理アーキテクチャからインスピレーションを得るのに少し時間を費やすのは面白いと思いました。実際、この分野の主要な IC ベンダーの 1 つは、Innatera というオランダの会社です。Innatera の最新の IC、Pulsar は、低消費電力のスパイクニューラルネットワークに基づいています (右の画像を参照)。

このメモでは、ニューロモルフィックICのアーキテクチャ、スパイクニューラルネットワークの設計、そしてこれらのデバイスをプログラムするために公開されているソフトウェアスタックについて、可能な限り多くの情報をリバースエンジニアリングして明らかにしようと思います。

ハードウェアアーキテクチャ見出しへのリンク

これは、Pulsar IC のアーキテクチャ図を再描画する試みです (元の画像、ホワイトペーパーからの知見を補足しています)。

RISC-V CPU を使用するというアイデアは気に入っています。これは、Innatera のチームが初日から正しいアーキテクチャ決定を下している明確な証拠です。Innatera の以前の T1 チップの図の 1 つでは、RISC-V CPU に F 拡張機能 (浮動小数点演算サポート) がバンドルされています。

ICには多くの標準インターフェース（SPI、I2Cなど）と、スリープモードまたは省電力モードに入るときにICの一部をオン/オフする電源管理ユニット（PMU）が統合されています。残念ながら、実際の消費電力に関するデータは、_「1mW未満」_というボールパックの情報以外には見つかりませんでした。1.8Vの電源電圧を想定すると、これは500µA未満になります（I=W/V）。また、「サイクルあたり」の電力指標が関係するかどうかも疑問です。この場合、100Hzの周波数（シナプス更新周期）を想定すると、平均してシナプス更新あたり5µAになります。

Pulsarの最新の図には、CNNとFFTという2つのアクセラレータが示されています。これらは、GEMM（汎用行列乗算器、ニューラルネットワーク計算の鍵となるもの）とSFU（特殊機能ユニット、FFT計算を高速化するために使用されるもの）とより広義に表現できると思います。詳細については、GPUアーキテクチャに関するpostを参照してください。また、RISC-Vのコプロセッサとして開発されたと思われるスパイクエンコーダ/デコーダもありますが、それ以上の詳細は見つかりませんでした。

スパイクニューラルネットワークアーキテクチャ見出しへのリンク

残る疑問は、スパイクニューラルネットワーク、またはSNNについてです。これはどのように機能するのでしょうか？

メタファー見出しへのリンク

私はGeminiに、スパイクニューラルネットワークについて8歳児にもわかるような比喩表現を考えてもらうよう頼みました。以下が私が得た話です。

脳を巨大な郵便局だと想像してみてください。「ニューロン」は、メモを運ぶ小さなメッセンジャーのようなものです。

メッセンジャーとメモ:

通常のコンピュータプログラムでは、すべてのメッセンジャーが常に数字をやり取りしています。一方、スパイクニューラルネットワークでは、メッセンジャーは非常に静かでエネルギー効率が良く、何か重要なこと（例えば、小さな電気的なスパイク）が発生したときにのみ、短い「やあ！」というメッセージを送信します。

スパークメーター：

各メッセンジャーには、他のメッセンジャーから「ヘイ！」という声を聞くと溜まるメーターがあります。メーターが十分に溜まると（閾値に達すると）、そのメッセンジャーも興奮して「ヘイ！」と叫びます。叫んだ直後、メーターはリセットされるため、すぐに再び叫ぶことはできません（不応期）。

3．タイミングがすべて：

伝令が立て続けに「ヘイ！」という声を聞いたら、それは非常に重要なメッセージ（例えば「火事だ！」）であることを意味します。もし伝令が他の誰よりも少し早く「ヘイ！」と叫んだら、それは何か特別なことが起こっているという秘密の合図かもしれません（例えば「虎が来るぞ！」）。ですから、伝令は時間感覚を磨く必要があるのです。

4．学ぶことが鍵となる：

メッセンジャーはあなたと同じように学習します。例えば、メッセンジャーAが「ヘイ！」と叫んだ直後にメッセンジャーBが「ヘイ！」と叫んだ場合（何かが二人を興奮させたため）、二人の友情はより強固になり、メッセンジャーAのメッセージは次回メッセンジャーBがメーターをより早く満たすのに役立ちます。

GPUコンパイラアーキテクチャ：CUDA、Triton、DeepSeek

Sun, 16 Nov 2025 00:00:00 +0000

NVIDIA GPU 向けにコンパイルする場合、CUDA はしばしばリファレンスコンパイルフレームワークとみなされます。しかし、コンパイラは実際にはどのように動作しているのでしょうか？GPU 用の「実行可能ファイル」を作成する際に、コンパイラはどのような命令セットアーキテクチャ (ISA) を生成する必要があるのでしょうか？また、コンパイラは実際にはどのように動作しているのでしょうか？CPU から起動して GPU 上で実行できるコードを生成するために、どのようなアーキテクチャが使用されているのでしょうか？

この日曜朝のメモは、NVIDIA GPUコンパイラアーキテクチャの概要を説明することを目的としています。GPU命令セット、CUDAフレームワークにおけるNVCCコンパイラ、そして最後に、GPU命令セットをターゲットとする代替アーキテクチャについて解説します。

低レベルGPUアーキテクチャ見出しへのリンク

GPUのようなデバイスをターゲットにする場合、それをプログラムするための命令セットが必要です。NVIDIAの場合、このデバイスはストリーミングマルチプロセッサ（SM）であり、右の図に示されています。この図で興味深いのは、IN32加算器、特殊機能ユニット、GEMM+++テンソルコアなど、多くの並列ユニットが存在し、コンパイラはそれらが最も効率的な方法（アイドル時間を最小限に抑えること）で使用される（パイプライン処理される）ようにする必要があることです。

使用されている用語は以下のとおりです。

ISA（命令セットアーキテクチャ）：命令の集合。
マシンコード：命令をコンパクトかつバイナリ形式で表現したもの
アセンブリ言語：命令の簡潔さに欠けるテキスト表現

NVIDIA GPUには2種類のISA（命令セットアーキテクチャ）があります。

PTX: 並列スレッド実行 - CUDAカーネルをコンパイルする際に使用される中間アセンブリ。
SASS: ストリーミングアセンブリ。各GPUアーキテクチャに固有の低レベルアセンブリ。

このカーネルをコンパイルしたいとしましょう。

  
__global__ void normalizeVector(float* x, float* y, float* z, int n)
{
int i = blockIdx.x * blockDim.x + threadIdx.x;

float vx = x[i], vy = y[i];
float len2 = vx*vx + vy*vy;
float invLen = rsqrtf(len2); // Use SFU fast reciprocal square root
z[i] = invLen; // Normalized length
}

ここでの魔法は、rsqrtf を SFU パイプラインにディスパッチすることです。これはどのように機能するのでしょうか？行 float invLen = rsqrtf(len2); は、rsqrt.approx.ftz.f32 として PTX に変換され、次に MUFU.RSQ として SASS に変換されます。これは、[godbolt](https://godbolt.org/#g:!((g:!((g:!((h:codeEditor,i:(filename:'1',fontScale:14,fontUsePx:'0',j:1,lang:cuda,selection:(endColumn:2,endLineNumber:15,positionColumn:2,positionLineNumber:15,selectionStartColumn:2,selectionStartL ineNumber:15,startColumn:2,startLineNumber:15),source:’global+void+normalizeVector(float*+x,+float*+y,+float*+z,+int+n)%0A%7B%0A++++int+i+%3D+blockIdx.x++blockDim.x+%2B+threadIdx.x%3B%0A%0A++++float+vx+%3D+x%5Bi%5D%3B%0A++++float +vy+%3D+y%5Bi%5D%3B%0A++++float+len2+%3D+vxvx+%2B+vyvy%3B%0A%0A++++//+Use+SFU+fast+reciprocal+square+root%0A++++flo at+invLen+%3D+rsqrtf(len2)%3B+%0A%0A++++//+正規化+the+vector%0A++++x%5Bi%5D+%3D+vx++invLen%3B%0A++++y%5Bi%5D+%3D+ vy+*+invLen%3B%0A%7D’),l:‘5’,n:‘0’,o:‘CUDA+C%2B%2B+source+%231’,t:‘0’)),k:33.333333333333336,l:‘4’,n:‘0’,o:’’,s:0,t:‘0’),(g:!((h:compiler,i:(compiler:nvcc130u2,filters:(b:‘0’,binary:‘1’,binaryObject:‘1’,commentOnly:‘0’,debugCalls:‘1’, demangle:‘0’,directives:‘0’,execute:‘1’,intel:‘0’,libraryCode:‘0’,trim:‘1’,verboseDemangling:‘0’),flagsViewOpen:‘1’,fontScale:14,fontUsePx:‘0’,j:1,lang:cuda,libs:!(),options:’-arch+sm_90+-use_fast_math+-O3’,overrides:!(),selection:(en dColumn:1,endLineNumber:1,positionColumn:1,positionLineNumber:1,selectionStartColumn:1,selectionStartLineNumber:1,startColumn:1,startLineNumber:1),source:1),l:‘5’,n:‘0’,o:’+NVCC+13.0.2+(Editor+%231)’,t:‘0’)),k:33.333333333333336,l:‘4’ ,n:‘0’,o:’’,s:0,t:‘0’),(g:!((h:device,i:(compilerName:‘NVCC+13.0.2’,device:‘SASS+(sm_90)’,editorid:1,fontScale:14,fontUsePx:‘0’,j:1,selection:(endColumn:6,endLineNumber:21,positionColumn:1,positionLineNumber:1,selectionStartColumn:6,s electionStartLineNumber:21,startColumn:1,startLineNumber:1),treeid:0),l:‘5’,n:‘0’,o:‘Device+Viewer+NVCC+13.0.2+(Editor+%231,+Compiler+%231)’,t:‘0’)),k:33.33333333333333,l:‘4’,n:‘0’,o:’’,s:0,t:‘0’)),l:‘2’,n:‘0’,o:’’,t:‘0’)),version:4).

パルス整形：DRAGパルス

Sat, 08 Nov 2025 00:00:00 +0000

量子ビットの忠実度を向上させるという点において、間接的な疑問の一つは、単純なガウス分布のようなパルスよりも複雑なパルスを「整形」することでゲートの忠実度を高めることができるかどうか、ということである。そしてその答えは、「_DRAG パルスを見てみましょう」である。

DRAG Pulse への関心の本当の理由は、Google の Cryo Pulse Modulator に関する動画プレゼンテーションにおける Joseph Bardin のコメントです。

[21:08] 私たちが気づいたのは、ドラッグのようなことをしようとしなければ、対称なエンベロープさえあればよいということです。レイズドコサインやガウス関数はどちらも対称です。そこで、プログラム可能な電流源のアレイを構築し、ウェディングケーキのような電流波形を作成するための適切な有効化関数を用意しました。そして、振幅などをプログラムできるようにしました。

これがGoogleのアーキテクチャです。そして、それは実に巧妙です。

しかし、そのようなアーキテクチャを適応させて抗力パルスを生成するには何が必要なのでしょうか？この疑問を理解するには、まず抗力パルスとは何かを理解する必要があります。

数理モデル見出しへのリンク

DRAG（Derivative Removal by Adiabatic Gate）パルスは、標準的なガウスパルスに、そのパルスの直交成分にスケーリングされた微分を加えることによって構成されます。これにより、ガウスエンベロープとガウス微分という2つの成分からなるパルスが生成され、超伝導量子ビットにおける高エネルギー状態への不要なリークを低減し、位相誤差を補正するのに役立ちます。

DRAGパルスの構成要素標準ガウスパルス：

パルスの基底部は標準的なガウス包絡線であり、これは滑らかなベル型の曲線です。これはパルスの「同位相」成分 \(i(t)\) です。

ガウス微分: パルスに第 2 の成分が追加されます。これは標準ガウスパルスの微分であり、\(\beta \) と呼ばれる係数でスケーリングされます。これが「直交」\(q(t)\) 成分です。
合計パルス: 最終的な DRAG パルスは、これら 2 つのコンポーネント \(v(t)\) の組み合わせです。

導関数は次の式で表されます。

\[ DRAG(t) = v(t)=i(t)+q(t) = i(t)+ \beta \frac{d(i(t))}{dt} \]

特に凝ったことはしていませんが、ドラッグパルスには多くの種類があること、そして標準的なドラッグパルスがガウス型ドラッグパルスであっても、さらに強力な構成を実現することは可能であるという点に注意する必要があります。

出典: APS

プログラムモデル見出しへのリンク

DRAGパルスがどのように構築されるかを理解できたので、量子制御システムを用いた実装について見ていきましょう。今回は、Qblox Schedulerを検証します。これは高レベルのコンパイラとして機能し、ユーザーは量子ビットとパルスの観点から実験を定義できると同時に、低レベルの機器制御の複雑さを抽象化します。

問題のコードはgitlabで入手できます。以下のコードは、元のコードを簡略化したものです。

  
def drag( t: np.ndarray, G_amp, D_amp, duration: float, nr_sigma: float=4, phase: float=0 )
-> np.ndarray:

mu = t[0] + duration / 2
sigma = duration / (2 * nr_sigma)

# In-phase envelope
gauss_env = G_amp * np.exp(-(0.5 * ((t - mu) ** 2) / sigma**2))
# Quadrature envelope
deriv_gauss_env = -D_amp * (t - mu) / sigma * gauss_env

# generate pulses
drag_wave = gauss_env + 1j * deriv_gauss_env

# Apply phase rotation
rot_drag_wave = rotate_wave(drag_wave, phase=phase)

return rot_drag_wave

これは実際には非常に簡単で、オリジナルのコードは機能面でさらに強力です。詳細については、オンラインのドキュメントを参照してください。

NVQLink：NVIDIAのGPU-量子統合システムアーキテクチャ

Tue, 28 Oct 2025 00:00:00 +0000

私は、Qblox のチームの一員になれたことを大変嬉しく思っています。このチームは、Nvidia と積極的に協力し、NVQLink 標準を推進しています。これは、GPU、CPU、および QPU (量子プロセッサ、Qblox が開発している最前線の量子コントローラを含む) 上で計算される異種システムを相互接続する方法です。

NVQLinkの概要見出しへのリンク

NVQLinkは、GPUと量子プロセッサを接続するための単なる「ケーブル」ではなく、ネットワークからソフトウェアスタックまで、異種デバイスを相互接続できる包括的なフレームワークです。

画像提供: Nannod

パフォーマンス仕様見出しへのリンク

主要な「ハードウェア」仕様では、ネットワークおよびコンピューティングリソースの性能が重視されます。

ネットワークスループット：GPUからQPUまで最大400Gb/s。
ネットワーク遅延：往復遅延（FPGA → GPU → FPGA）が4.0マイクロ秒未満。
GPUハードウェア：NVIDIA GB200 Grace Blackwellスーパーチップをベースに構築されたリアルタイムホストで、非常に高いTFLOPS性能を備えています。

NVQLinkが必要な理由見出しへのリンク

あなたは「なぜこれが重要なのか？」と疑問に思うかもしれません。

量子ハードウェアと高速化されたGPUコンピューティングを緊密に統合するためのオープンスタンダードを作成します。
ハイブリッドワークフローを可能にします：ニューラルネットワークのキャリブレーション、量子誤り訂正（QEC）など。
これは、ソフトウェアとハードウェアを1つに統合したオープンなプラットフォームを提供し、CUDA-Qのおかげで、誰もが知識の海に溺れることなく量子コンピュータとやり取りできるようにします。

NVQLink仕様：アーキテクチャ設計見出しへのリンク

NVQLinkのホワイトペーパーがhttps://arxiv.org/abs/2510.25213から入手可能になったので、提案されているアーキテクチャの詳細を詳しく見ていきましょう。

システムアーキテクチャ

(ホワイトペーパーに掲載されている元の画像を基に作成したシステム図)

予想通り、詳細はNannodによる概要と一致しています。コンポーネントの観点から見ると、NVQLinkアーキテクチャはリアルタイムホスト（RTH）とQPU制御システム（QSC）で構成されています。これら2つのコンポーネントは、低遅延でスケーラブルなリアルタイムインターコネクト（RTI）で接続されています。RTHには、CPUやGPUといった従来のHPCコンピューティングリソースが搭載されています。QSCには、通常、QPUを制御するパルス処理ユニット（PPU）が含まれています。

この図では、重要なキーワードである「fn」と「NI」を紹介します。NVQLinkのメンタルモデル（「プログラミングモデル」）では、CPU、GPU、PPU（またはその他の専用IC/FPGA）はそれぞれ「デバイス」と呼ばれ、NVQLinkはこれらのデバイスのいずれに対してもリモートプロシージャコール（「コールバック」または「fn」）を実行できるようにします。これは非常に強力なソリューションであり、NVQLinkは異種システムを繋ぐ接着剤として機能します。「fn」ランタイムの実際の実装は高度に最適化されており、マーシャリングも自動的に処理されます。これにより、数マイクロ秒のレイテンシを実現できます。「NI」はネットワークインターフェースの略で、すべての関係者が統一された相互接続システムを構築するために使用できる、小型でオプションのネットワークカード/インターフェース/ケーブルとして概念化されています。

時間領域見出しへのリンク

NVQLinkでは、時間領域という非常に重要な概念も導入されています。これは、システムに関わるすべての「処理ユニット」が「同じクロック」に従うとは限らないため必要となります。

クロック、つまり時間ドメインには、速いものから遅いものまで4つのカテゴリがあります。

物理時間領域 (PTD): 通常は QPU クロック。

量子ビットアレイとしてのQRAM

Sun, 26 Oct 2025 00:00:00 +0000

キュービットとは何か？（出典：マイクロソフト）

量子コンピューティング業界はまだ黎明期にあり、5年から10年以内に実用的な成果を達成することが期待されている、というのが一般的な認識です。この日曜日の朝のメモは、量子コンピューティングマシンの将来的なアーキテクチャの可能性についてブレインストーミングを行ったものです。

読み進める前に、これから述べることは起こりうる未来の展望であって、何が起こるか、あるいは何が起こるべきかを予測するものではないことを念頭に置いてください。スティーブ・ジョブズが言ったように、

未来を見据えて点と点をつなぐことはできません。点と点をつなぐことができるのは、過去を振り返った時だけです。だから、点と点が将来何らかの形でつながると信じるしかないのです。直感、運命、人生、カルマ、何でもいいので、何かを信じなければなりません。この考え方は私を裏切ったことは一度もなく、私の人生に大きな変化をもたらしました。

バック・トゥ・ザ・フューチャーエボリューションズ見出しへのリンク

70年代、大型でかさばるメインフレームが普及していた時代を考えると、今日のコンピューティングシステムの姿とすぐに結びつくことができます。例えば、1966年のIBM 360/91と、2025年にG-QuATに導入されたKeysight 1000-qubitシステムを比較してみましょう。

では、将来の量子コンピューティングシステムがどのようなものになるべきか、考えてみるのはどうでしょうか？以下の図は、私の考えを示したものです。要は、複雑なビット記憶とそれらのビットにアクセスするためのコントローラで構成される現在のメモリチップと、今日の実際の量子制御システムの展開方法を比較することです。議論を呼ぶかもしれないのは、量子ビット制御を処理ユニットとしてではなく、メモリユニットとして捉えている点です。

そこで私は、IBM S/360のメモリに関するKen Shirriff氏のブログに出会いました。ブログとビデオの内容は本当に素晴らしく、メモリ技術がここまで進化していたとは想像もしていませんでした。そして、パルスを使ってコアメモリを「駆動」する方法を見ると、量子ビット「エンティティ」の制御と読み出しに使われる同様の技術を強く思い出します。そこで、私は量子ビット「エンティティ」を「量子ビットメモリ」と呼ぶことにします。

もちろん、シリコン量子ビット（または類似の方式）と制御エレクトロニクスを一体化したシリコンダイを実現するには、まだまだ長い道のりがある。現在の開発段階では、環境ノイズの影響を防ぐため、量子ビットは極低温で動作させる必要がある。そう、量子ビットは「敏感」な存在なのだ。さらに、制御エレクトロニクス自体もノイズが多く発熱するため、量子ビットのすぐそばに配置するのは好ましくない。

ノイズの問題が解決されれば（おそらく材料科学におけるブレークスルーによって強誘電体メモリやテラヘルツトランジスタなど）、業界は[シリコン]で行われているように、高度なパッケージングを備えた集積回路の実現に向けて前進する必要があるだろう。フォトニクス](https://www.tomshardware.com/tech-industry/semiconductors/amd-reportedly-establishes-usd280-million-silicon-photonics-hub-in-taiwan-new-r-and-d-center-could-accelerate-companys-co-packaged-optics-roadmap)。これがどのように起こるか、いつ起こるかは私にはわかりませんが、メインフレームの進化を振り返ると、必ず起こると確信できます。そして、これが実現すれば、あらゆる電子機器に量子コンピューティング要素がバンドルされる道が開かれます。

注記[2025-10-28]: 上記の図では、量子ビットがシリコン型モダリティに基づいているという暗黙の前提がありますが、必ずしもそうである必要はありません。たとえば、光学的にアドレス指定可能な量子ビットのモダリティには、極低温の課題ではなく、スケーラビリティと小型化の課題があります。そして、これらのモダリティでもブレークスルーが起こることは間違いなく期待できます。光学的に制御される磁気抵抗RAM を考えてみてください。

QRAMが「量子素子」と呼ばれる所以は何ですか？見出しへのリンク

この脱線は、重要な質問に答えなければ面白くありません。量子RAMが興味深い「量子素子」である理由は何か？標準RAMは、スタティックRAM（SRAM）、ダイナミックRAM（DRAM）、同期ダイナミックRAM（SDRAM）のいずれであっても、線形アドレス空間によってアドレス指定された配列にビットを読み書きするという非常に基本的な原理で動作します。

量子ビットも線形アドレス空間でアドレス指定できると仮定しましょう。この場合、この配列は単純な「ブールビット」配列よりもどのような点で興味深いのでしょうか？「量子ビット」について考える際に考慮すべき点のいくつかを以下に示します。

クレジット：量子情報：その可能性

量子もつれ：複数の量子ビットは量子もつれを示すことがあります。もつれた量子ビットは常に互いに相関し、単一のシステムを形成します。たとえそれらが無限に離れていても、一方の量子ビットの状態を測定することで、もう一方の量子ビットの状態を直接測定することなく知ることができます。

重ね合わせ：重ね合わせによって、量子アルゴリズムは干渉や量子もつれといった他の量子力学的現象を利用できるようになります。重ね合わせ、干渉、量子もつれが組み合わさることで、従来のコンピュータよりも指数関数的に高速に問題を解決できる計算能力が生まれます。

一般的に、真の量子概念は「量子もつれ」のみであるとされています。重ね合わせは、システムが2つ以上の状態を取り得ることを表現する手段に過ぎず、これらの状態は既知ではあるものの、観測することはできません。そして、いったん観測されると、システムは単一の確定した状態に「崩壊」します。重ね合わせ自体に特別なことは何もありません。特別なのは、量子もつれを用いることで「測定」することなく「観測」することができ、それによって量子ビットの量子特性を維持できるという点です。

では、このQRAMが「量子RAM」として認められるためには、「重ね合わせ状態の量子ビット」に対してどのようなインターフェースを公開する必要があるのでしょうか？

は、各量子ビットを単一量子ビットゲートで個別に制御することを意味し、「リセット」は擬似ゲートとして機能します。
は、内部で量子もつれを利用して、条件付きゲートでマルチキュービットを制御することを意味します。
は、各量子ビットを単一の確定した状態に縮小または「縮退」させることによって、各量子ビットを読み出すことを意味します。

これは物理学者の同僚たちが猛烈に反対するような、過度に単純化されたナイーブな見方であることは認めざるを得ません。そして、より適切な抽象化を用いて方程式を単純化する必要があることにも同意します。また、「量子ビット配列」を「量子メモリ」と呼ぶのはあまり好きではないことも認めざるを得ませんが、「QRAM」という名前は非常に魅力的で、強力なメタファーでもあります。

プロセッサとメモリ見出しへのリンク

「メモリのメタファー」に関するジレンマの一つは、量子制御システムを「単純化」してメモリの補助的な部分とすることが実際に許容できるかどうか、あるいはGPU（グラフィックス処理ユニット）のように量子ビットを操作するQCU（量子制御ユニット）が必要かどうか、という点である。後者の場合、重点はゲートシーケンスの実行に置かれる。

もちろん、これは同じだと言う人もいるでしょう。最初のケースでは、プロセッサはメモリ配列内のコントローラに過ぎません。しかし、システムアーキテクチャの観点から重要なのは、公開されるインターフェースを強調することです。メモリの場合、実際のゲートシーケンサはCPU/GPUであり、QRAMとのやり取りはゲート（書き込み）と読み出し（読み出し）に基づいています。量子プロセッサの場合、シーケンスはQCUにあり、やり取りはゲートシーケンスに基づいています。前者が機能するためには、CPU/GPUがマルチキュービットゲートの一定レベルの同期性を処理する必要があります。

スケールアップ見出しへのリンク

量子ビットにおける多くの課題の一つは、量と信頼性の両面におけるスケールです。量とは、同じダイ上により多くの量子ビットをパッケージ化できる能力を指し、信頼性とは、より優れた特性を持つ量子ビットを作成できる能力を指します。デコヒーレンス時間については、あえて触れませんでした。デコヒーレンス時間が長いことが必ずしも有益とは限らないためです。これについては、今後のメモで詳しく説明します。

信頼性の話に戻りますが、最近のRAMにはコントローラ内に内部ECC（エラー訂正コード）が組み込まれていることに注目する価値があります。QRAMもコントローラにQEC（量子エラー訂正）を組み込むことでメリットが得られるでしょう。これにより「信頼性の高い量子メモリ」が実現します。

GPUDirect RDMA: RoCE パケットの寿命

Sat, 18 Oct 2025 00:00:00 +0000

このメモは、RDMA の内部構造、特に DGX Spark (右の画像) に統合された 200Gb connectX-7 などの PCIe サブシステムと相互接続する「RDMA 準拠 NIC」を作成するために必要なことを理解することを目的としています。

RDMAを「クライアントサーバー」プロトコルとして使用する見出しへのリンク

このメモは、RDMAプロトコルの概要から始めましょう。

RDMA設定見出しへのリンク

RDMAデータチャネルを設定する際、メモリバッファは使用する前にネットワークカードに登録する必要があります。登録プロセスは以下の手順で構成されます。

メモリをピン留めして、オペレーティングシステムによってスワップされないようにする。
アドレス変換情報をNICに保存します。
メモリ領域のアクセス許可を設定します。
NICがRDMA動詞を実行する際に使用するリモートキーとローカルキーを作成します。

RDMAキューペア見出しへのリンク

RDMA通信は3つのキューのセットに基づいています

SQ: 送信キュー
RQ: 受信キュー
CQ: 完了キュー

RDMAキューペア、または「QP」とは、送信キューと受信キューを指します。

RDMAワークキュー要素見出しへのリンク

アプリケーションは、ワークリクエスト（ワークキュー要素（WQE）とも呼ばれる）を使用してジョブを発行します。ワークリクエストは、バッファへのポインタを持つ小さな構造体です。

送信キューでは、送信するメッセージへのポインタです。
受信キューでは、受信したメッセージをどこに配置すべきかを示します。

作業依頼が完了すると、アダプタは完了キュー要素を作成し、それを完了キューに追加します。

量子誤り訂正：量子ビットの寿命

Wed, 08 Oct 2025 00:00:00 +0000

量子誤り訂正（QEC）は、今日の量子コンピューティングにおいて最も活発な研究分野の一つです。QECの目的は、量子ビットに格納された繊細な量子情報を、ノイズやデコヒーレンスから保護することです。

量子ビットの信頼性の尺度はエラー確率に基づいており、今日の物理量子ビットは、10,000回のゲート操作につき約1回のエラー（10⁻⁴回）というオーダーのエラー率を達成できます。しかし、完全に効率的であるためには、ゲートエラー率は少なくとも10億回に1回（10⁻⁹回）、あるいは1兆回に1回（10⁻¹²回）に達する必要があります。

このメモは、実装の観点から量子誤り訂正（QEC）を理解するための、簡潔で分かりやすいガイドを提供することを目的としています。最初のセクションでは、論理量子ビットを作成するために必要なさまざまな誤り訂正計算方法の概要を説明します。2番目のセクションでは、論理的に訂正された量子ビットに対するゲート操作の実装の可能性を検討します。そして最後のセクションでは、CUDA-QECフレームワークと、量子誤り訂正システムを作成するためのプログラムによるアプローチを紹介します。

QECは何を、どのように解決しようとしているのか？見出しへのリンク

QECの課題は、一見すると単純です。まずエラーが発生したことを検知し、次にそれを修正するだけです。ただし、これは量子ビットの量子状態を測定したり崩壊させたりすることなく行う必要があります。ここで、エンタングルした補助量子ビットの概念が登場します。

QECは、単一の量子ビットに情報を格納する代わりに、1つの論理量子ビットを複数の物理量子ビットにエンコードします。これらの物理量子ビットは、データ量子ビットと補助量子ビット（測定量子ビットとも呼ばれる）の2つのカテゴリに分けられます。量子ビットのグループは「エンタングルメント」状態を形成し、データ量子ビットの状態を崩壊させることなく補助量子ビットを読み出すことが可能になります。下の図では、赤い線が物理量子ビットへのいくつかの可能な論理量子ビットのマッピングを示しています。

行動様式見出しへのリンク

論理量子ビットを誤り訂正したいと仮定しましょう。論理量子ビットは複数の物理量子ビットに符号化されています。エラーが発生すると、物理量子ビットの1つが反転する可能性があります。反転はビット反転（X）の形、位相反転（Z）の形、またはその両方（Y）の形のいずれかで起こります。

フリップをチェックするために、QECは周期的な*シンドローム測定*を実行します。これは、データ量子ビットと相互作用する特定の補助量子ビットを測定するものです。まず補助量子ビットをデータ量子ビットとエンタングルさせ、次に読み出しを行います。エンタングルメントは、読み出しを実行するのに十分な短い期間だけ行われます。Googleの場合、このエンタングルメントはCZ（コントロールZ）ゲートを使用して実現され、CZゲート自体もエンタングルメントを利用しています。

(画像出典: Google Quantum AI - 表面コード論理量子ビットの実装)

症候群が特定されると、補正を実行できます。このために、古典的なアルゴリズムによって発生した可能性のあるエラーが特定されます。システムは、関連する補正（X、Y、またはZゲート）を適用します。Googleの場合、位相ずれ（T2?）エラーを軽減するために、追加の動的デカップリング（DD）が使用されます。

量子コード見出しへのリンク

データと測定用の量子ビットは非局所的に分散されており、1つまたは2つの量子ビットにエラーが発生してもグループの一貫性が損なわれません。この分散は「量子コード」と呼ばれます。実際のシステムでは、より大規模で高度なコードが使用されます。

Shorコード (9量子ビット): ビット反転エラーと位相反転エラーの両方を訂正します。
Steaneコード (7量子ビット): 初の完全量子誤り訂正コード。
表面符号 (\(2n^2-1\) 量子ビット) — 量子ビットを2次元グリッド上に配置します。表面符号距離\(n\)は、同時に訂正できるエラーの数を表します。

実際には、各測定量子ビットは、古典アルゴリズムの判定ロジックに使用される安定化演算子を射影的に測定する役割を担っています。安定化符号は、古典的な誤り訂正における線形符号の量子版であり、パリティチェックを用いてノイズビットの誤りを検出します。

論理量子ビット上で量子アルゴリズムを実行する方法は？見出しへのリンク

物理量子ビット上で量子アルゴリズムを実行するということは、物理量子ビット上でゲートを操作することを意味します。では、論理量子ビットを扱う場合はどうでしょうか？これは単純な質問のように思えるかもしれませんが、答えはそれほど単純ではなく、論理量子ビットゲートへのアプローチ方法は複数あります。まずは単一量子ビットゲートから始め、その後、複数量子ビットゲートの課題に取り組みましょう。

論理量子ビットへの単一量子ビットゲートの適用見出しへのリンク

論理ゲートの実装の種類：

横断ゲート: 横断ゲートは、各物理キュービットに対して独立して作用します。

論理量子ビットゲートは、n個の物理量子ビットそれぞれに同じゲートを適用することと同等です。例えば、7量子ビットのスティーン符号では、論理アダマールゲートは、7個の物理量子ビットそれぞれに物理的なHゲートを適用することによって実現されます。

格子手術 / トポロジカルコード

表面符号では、論理量子ビットは物理量子ビットの大きなパッチとして符号化される。論理演算は、パッチの結合と分割、あるいは欠陥の編み込みによって実現され、これによって符号のトポロジーが変化する。

arxiv.2505.15907に掲載されている右側の画像は、格子手術操作が、2つのコードパッチを端に沿って結合することによって実行される様子を示しています。この操作は、耐障害性を実現するためにO(d)ラウンドを必要とします。

論理量子ビットへのマルチ量子ビットゲートの適用見出しへのリンク

*横断型マルチ量子ビットゲート：多くの量子コード（例：Steane、Bacon–Shor）では、論理CNOTを横断的に実行できます：\( CNOT_L=\sum_{i=1}^n CNOT(a_i,b_i) \)

極低温コンピュータおよびコントローラ

Sun, 05 Oct 2025 00:00:00 +0000

出典：多数の量子ビットを制御するための極低温インターフェース（ arXiv:1912.01299 ）

量子ビットにはいくつかの種類があり、その中でも有望なものの1つが超伝導量子ビットである。

超伝導量子ビット方式の課題は、環境ノイズに非常に敏感であり、他の方式に比べて寿命が短いことである。さらに、超伝導量子ビットは極低温での動作を必要とするため、特殊な冷却システムが必要となる。

極低温システムの目的は、絶対零度（0.1 K未満）に近い温度に到達し、熱エネルギーによる干渉を最小限に抑えることです。量子ビットは繊細な存在であるため、干渉が少ないほど良いのです。

極低温量子QPU 見出しへのリンク

極低温に関しては、考慮すべき点がいくつかあります。まず、QPUを冷蔵庫内に設置し、制御スタックを室温で動作させるという点です。これは現在、Blueforsのソリューションで既に可能ですが、相互接続レベルでいわゆる「配線のボトルネック」が発生します。

幸いなことに、業界はこの課題への対応に非常に積極的で、高密度配線ソリューションが多数提供されており、冷蔵庫に統合されているものもあります（右の写真を参照）。

極低温デジタル・アナログ変換器（DAC）見出しへのリンク

2つ目の側面は、制御スタックをはるかに低い温度で動作させることです。低温動作の興味深い点は、量子ビットの干渉を防ぐためにノイズレベルを最小限に抑える必要があることです。そのため、クライオCMOSは、大規模量子コンピュータや配線のボトルネックによって制約を受けるその他のアプリケーションにとって、重要な基盤技術として注目されています。

下記の図はTU Defltからのもので、感度の高いアナログ信号は青色で示され、より堅牢なデジタル信号と電源/バイアス線はそれぞれ黒色と赤色で示されています。主な目的は、青色の信号を最小限に抑えることです。

極低温制御アシックス見出しへのリンク

極低温ASICにおける多くの課題の一つは、極低温下におけるCMOS技術の物理的挙動（消費電力や熱負荷など）を低く抑える必要があることです。そのため、3つ目の課題は、極低温下で動作するASICを完全に制御することです。

例えば、下の図では、FPGAは現在4K（-269.15℃）に配置されていますが、FPGAがどれだけ発熱するかを考えると、DACだけを4Kに配置する場合（それ自体も大きな課題ですが！）と比べて、これは非常に大きな課題となります。

(出典：量子プロセッサの読み出し用極低温電子機器)

事例研究：Google：量子プロセッサの極低温制御への道見出しへのリンク

Google の論文と動画はすでにかなり古い (2019 年) ものですが、非常に重要な情報が満載です。

現在の「シングル量子ビット」制御・計測ハードウェアは、温度ステージング分布に合わせてスケールアップした場合（つまり、読み出し温度が300Kまたは約25℃の場合）、ケーブルのボトルネックが問題となります。右の図は、システムを72量子ビットシステムにスケールアップする際に必要なケーブルの本数と、量子ビットあたりの「コンポーネント」数（コンポーネントとはDAC、ADC、AWGなどを指します）の有用な概算値を示しています。

次の2枚のスライドは、Googleチームが提案した「クライオステージング」に関する分割案を示しています。これは、予想通り、制御を4Kに移行するという以前のコンセプトと一致しています。興味深いのは、Googleにとってデジタル領域が2つの部分に分割され、それぞれ4Kと300Kの両方で運用されるという点です。

デジタル制御の4K部分の詳細を調べた結果、GoogleはAWG（左図）に対して非常にシンプルでありながら巧妙なアプローチを考案しました。300K制御ドメインとの相互接続は、AWGサンプルを保存するためのメモリという形で実現されています。

上記の提案で私が気に入っている点は、演算ロジック、すなわち古典的演算（CC）が300Kバイトに留まり、演算ロジックとリアルタイム信号生成間のインターフェースがメモリを用いて実装されていることです。このメモリは小さくする必要があるため、CCとAWGの間には密接な結合が必要となります。残念ながら、このインターフェースに関する公開情報は限られています。

＃結論

間違いなく、業界は5～10年以内に、電圧レギュレータ、クロック生成器、および極低温で動作する再構成可能なデジタルコアを含む完全なデジタルフロントエンドを備えた極低温ASIを製造できるようになるだろう。これは「ケーブル配線のボトルネック」を克服するのに役立つだろう。

一方、室温で動作可能な光学的アドレス指定可能な量子ビットなど、他の方式では、シリコン量子ビットと同等の性能を実現する画期的な進歩が見られる可能性がある。

いずれにせよ、この課題は10年以内に克服されると推測できる。

というわけで、この日曜日の朝のメモは、細かい点には一切触れていませんでしたが、量子実体（キュービット）を極低温で動作させる理由、課題、そして解決策を理解するための基礎を築きました。

参考資料および関連文献見出しへのリンク

チャットGPTによる、コンピュータとマシンの違いに関する逆プロンプト機能。

（プロンプト：「極低温量子コンピュータ」の漫画風イラストを描いてください」対「極低温量子マシン」の漫画風イラストを描いてください）

量子アルゴリズムにはどのマシンが適しているか？

Sun, 28 Sep 2025 00:00:00 +0000

古典計算機の世界では、チューリングマシンは通常、状態、テープ、読み書きヘッドを通してあらゆる古典計算機アルゴリズムを実行できる抽象的な機械として表現される。1950年代に登場した初期のコンピュータは、このようなチューリングアーキテクチャを実装した巨大なメインフレームだった。

では、量子アルゴリズムはどうでしょうか？それらを実装するには何が必要なのでしょうか？かつてのメインフレームが古典コンピュータにとってそうであったように、今日の量子制御スタックは量子コンピュータにとってそうである、という共通認識があります。メインフレームから、コンパクトで拡張性が高く効率的な量子コンピュータへの飛躍は、今後5年から10年以内に起こるだろう、という共通認識があります。

このメモは、量子アルゴリズムを実行するための要件を理解するための、簡潔で分かりやすいガイドを提供することを目的としています。これは、前回のメモで説明された、3 blue 1 brow のグローバーアルゴリズムのビデオに関する「擬似」アルゴリズムに基づいています。

量子アルゴリズムを実行するための要件

上記の図には、注目すべき点がいくつかあります。

同期性: さまざまな量子ビット上の「単一量子ビットゲート」（長方形で表される）が同時に実行されるように見えるのは誤りです。ゲートがマルチ量子ビットの場合を除き、2つのゲートを同時に実行する必要はありません。したがって、「制御ステージ」という言葉は誤解を招くものであり、「制御ゲートシーケンス」と表現する方が適切です。

画像出典：Qblox ダブルスレッショルド条件付きリセット

初期化キュービットは最初に |0> の状態に「リセット」されます。ここで「リセット」という言葉には少し「魔法」のようなものがあり、ゲートと表現する方が適切でしょう。しかし、そのようなゲートは存在しないため、考えられる実装の 1 つは、同じキュービットの以前の読み出しに基づく条件付きゲートを使用することです。
キュービットの寿命キュービットは、時間の経過とともに安定しないことで知られています。これはデコヒーレンスと呼ばれ、「量子アルゴリズム」をキュービットのデコヒーレンス時間よりも速く実行する必要があります。この時間は、「キュービットのモダリティ」に依存します。これについては、来週の別のメモで説明します。ここでは、「量子アルゴリズムの最大実行時間」を表す時間 t があると仮定しましょう。
ゲート期間単一量子ビットか複数量子ビットか、また量子ビットのモードによって、ゲート期間は非常に短くなることがあります。超伝導/スピン量子ビット（「高速モード」とも呼ばれる）の場合、期間は数百ナノ秒程度で、いくつかの研究室では、限界を約20ナノ秒まで押し上げようとしています。spin-2の仕様を確認してください。

回路中間測定一見すると、CNOT などのマルチキュービットゲートには矛盾があります。それは、観測可能性原理を破ることなく、またキュービットの重ね合わせ状態を縮約（「縮小」）することなく、ゲートの実行が別のゲートの状態に依存するという事実です。このトピック自体がメモの主題となるため、「機能するメソッドが存在する」と仮定しましょう。ただし、場合によっては、状態を古典的なブール値に「縮小」し、読み出し値をゲートへの入力として使用することが許容されます。これは回路中間測定と呼ばれ、通常は 2 本の線が付いた矢印で表されます。
量子誤り訂正量子誤り訂正（QEC）は、上記のアルゴリズムには明らかに含まれていません。現時点では、これが物理キュービットレベルで動作するアルゴリズムのメタ装飾なのか、論理キュービットで動作する量子マシンの固有の特性なのか、あるいはその両方なのかは不明です。この件については、メモで私の考えを明確にする必要があります。

標準化されたタイミング: T1 と T2 見出しへのリンク

このメモは、2つの重要なタイミング、T1とT2を紹介せずには完成しません。

画像出典：薄いInAs-Alハイブリッドナノワイヤに基づくゲートモン量子ビット

T1 は、緩和時間 とも呼ばれ、量子ビットがエネルギーを失って励起状態から基底状態に遷移するのにかかる時間です。言い換えれば、「|1⟩ から |0⟩ までの時間」です。
T2 は、デコヒーレンス時間 とも呼ばれ、量子ビットの位相情報が保持される時間です。言い換えれば、重ね合わせ位相、または「魔法」状態が有効な時間です。

T1が量子ビットのエネルギー損失を表すとすれば、T2は常にT1以下でなければなりません。では、T2からT1までの間に何が起こるのでしょうか？量子ビットはエネルギーを保持していますが、量子重ね合わせ状態を維持するには十分ではありません。

T1の用途は何なのか疑問に思います。T2を超えると、量子ビットは「有効な」量子状態を生成しなくなるからです。これは量子誤り訂正（QEC）に関連しているのかもしれません。QECがT2期間内に発生し、量子ビットの誤り訂正期間の最大値がT1になるようにするためでしょう。専門家と相談して、メモを更新する必要があります。

ラビとラムジーの実験見出しへのリンク

このメモは、T1とT2に関連する2つの実験に言及しなければ不完全なものとなるだろう。

ラビ & T1: T1 はラビ振動を使用して緩和時間を測定します。ラビシーケンスはスピンを初期状態から駆動し、その後、縦緩和 (T1) によるラビ振動の減衰を測定して、スピンが熱平衡にどれだけ早く戻るかを決定します。
ラムゼー & T2: T2 は、多くの場合、ラムゼー干渉法 によって特徴付けられます。

青3個、茶1個：グローバーのアルゴリズム

Tue, 23 Sep 2025 00:00:00 +0000

では、量子コンピューティングとは一体何でしょうか？3Blue1Brown.comの素晴らしい動画をご覧ください。

この講演から、特に参考になる図をいくつかご紹介します。

クラシックビット vs 量子ビット見出しへのリンク

古典論理ゲートと量子ゲートの比較見出しへのリンク

量子アルゴリズム見出しへのリンク

アダマールゲート見出しへのリンク

References:

RoCEv2: InfiniBandトランスポートプロトコル

Mon, 22 Sep 2025 00:00:00 +0000

私は以前、高性能ネットワーク向けテストシステムを開発する計測機器メーカーであるSpirent社に勤務していました。製品はTest Centerと呼ばれ、非常に優秀なチームと共に、RoCEv2システムのテストに使用されるシステムを開発していました。私の主な担当は、優先フロー制御（PFC）と、800GbpsのFPGAベースの「パケットアナライザおよびジェネレータ」（PGAとも呼ばれる）でPFCを有効にする方法でした。

しかし、私はレイヤー4を実際に見たことがなかったので、このメモでは、InfiniBandトランスポート層（L4）の主要な要素を明確にし、いくつかの図を用いて視覚化することで、このギャップを埋めようと試みます。

RoCEv2フレーム見出しへのリンク

まずは実際のRoCEv2フレームから見ていきましょう。

ベーストランスポートヘッダー (BTH) 見出しへのリンク

BTHヘッダーに含まれる主要フィールド：

オペコード: RDMA_WRITE、RDMA_READなどのRDMA操作の種類を指定するために使用されます。
宛先キューペア: パケットの異なる宛先キューペアを区別するために使用されます。
確認応答要求: 受信側がこのパケットに対してACKを返す必要があるかどうかを示します。
パケットシーケンス番号（PSN）：確実な配信のためのパケットシーケンス追跡に使用されます。

UDPは信頼性の低いプロトコルであり、フレームが失われたり、順序が狂ったり、重複したりする可能性があるため、PSNを使用して正しい配信を保証します。しかし、これはIBTLがフレームの再送信を要求する方法が必要であることも意味します。これは、後述するAETHヘッダーを使用して実現されます。

拡張トランスポートヘッダー (ETH) 見出しへのリンク

InfiniBandトランスポート層には、特定の機能に使用される拡張ヘッダーがいくつかあります。RDMAの場合、最も重要なのはRETHとAETHの2つです。

RDMA拡張トランスポートヘッダー（RETH）見出しへのリンク

RDMA_WRITE操作にはいくつかの要素が必要であり、それらはRETH拡張ヘッダーのフィールドで表現されます。このヘッダーは、受信側のハードウェアに対して、書き込み操作の詳細（以下を含む）を伝えます。

仮想アドレス：データが書き込まれるメモリ上のアドレス
リモートキー (R_Key): メモリ領域へのアクセス権限を検証するアクセスキー
長さ：転送するデータのサイズ

ACK 拡張トランスポートヘッダー (AETH) 見出しへのリンク

前述のとおり、IBTLは信頼性の低い送信の場合に送信者に通知する必要があります。これは、以下のフィールドを含むEATH拡張機能を使用して行われます。

シンドローム: フロー制御情報とともに、成功 (ACK)、エラー状態 (NAK)、または受信側準備未完了 (RNR) ステータスを示す応答コードを含むフィールド
メッセージシーケンス番号 (MSN): 直近に完了したメッセージのシーケンス番号を示し、シーケンス番号が小さいメッセージはすべて正常に受信されたことを意味します。

カスタム拡張機能見出しへのリンク

IBTL仕様書（第9章を参照）には、かなりの数の拡張機能が含まれており、そのうちのいくつかは私の注意を引きました。

比較と交換: ロックフリー同期が可能になります。
送信と書き込み：前者は制御フローに使用され、後者はデータフローに使用されます。
即時拡張：転送されるメモリとともにサイドチャネルメタデータの交換を可能にする。

量子実体構成要素システム

Sun, 21 Sep 2025 00:00:00 +0000

最近、ycombinatorでエンティティコンポーネントシステム（ECS）パラダイム（略称ECS）に関する投稿を見かけました。概念を詳しく読んだ後、最初に頭に浮かんだのは、このようなパラダイムを量子コンピューティングシステムの世界にどう当てはめることができるのか、そしてもし当てはめることができるとしたら、そもそも意味があるのかどうか、ということでした。

いつものように、ChatGPTに「量子制御システムに適用されたエンティティコンポーネントシステム」（左）とその反対である「エンティティコンポーネントシステムによって制御される量子キュービット」（右）の視覚化を依頼し始めました。最初のケースでは「人間」がシステムであり、2番目のケースではキュービットがシステムであるように見えること以外に、意味を理解するのは難しいです。

エンティティコンポーネントシステム（ECS）に戻ると、ECSの主な利点は、継承よりもコンポジションを重視し、関心の分離を徹底し、非常にデータ指向のアプローチを採用している点です。ECSアーキテクチャでは、主に2つの理由から、振る舞いロジックをシステムに分離しています。

まず、システム中心の設計により、局所性を向上させ、複数のコンポーネントを並列で効率的に処理できるようにすることで、パフォーマンスが最適化されます。

第二に、コンポーネント間の相互作用はコンポーネント間の直接的な依存関係ではなく、システムを介してのみ発生するため、コンポーネント間の分離が強制されます。

そこで、この設計パターンを量子コンピューティングシステムにどのように適用できるか、ブレインストーミングを試みました。

エンティティ: キュービット
コンポーネント：量子ビットの制御および読み出し表現
システム: コンポーネントに対して操作を行い、その状態を変更する「メソッド」。

考慮すべき点はいくつかあります。例えば、物理量子ビットではなく論理量子ビットを公開する場合、これがどのように機能するか、また、現在の要件と将来の要件に基づいて、量子ビット数で表したシステムの規模を考慮して、どのような粒度が必要か、といった点です。

全体として、「量子実体構成要素システム」（QECS）に関するこの脱線は簡略化されたアプローチではあるが、日曜日の朝の気軽なブレインストーミングの出発点として機能し、議論を前進させるのに役立つ。

ECSについてもっと詳しく知りたい場合は、UML boardの素晴らしい記事をご覧ください。内容と図解は、私に大きなインスピレーションを与えてくれました。

References:

DrawIO diagrams used in this memo:

.drawio .webp .svg
ecs uml

RDMAとInfiniBandの複雑な世界

Tue, 16 Sep 2025 00:00:00 +0000

GPUの文脈におけるRDMAに関連するバズワードは数多く存在します。GPUダイレクト、NVLink、NVLink Fusion、InfiniBand、Quantum InfiniBand、GPUNetIO、DOCAなどです。これらは紛らわしいものですが、必ずしもそうである必要はないのかもしれません。

この記事は個人的なメモ形式で書かれており、様々な技術について説明し、いくつかの図を用いて視覚化することを試みています。

GPU DirectとRDMA：マーケティングとテクノロジー。見出しへのリンク

では、まずはNVIDIA公式ドキュメントの紛らわしいGPUNetIOページから始めましょう。

RDMAという略語は、一方のコンピュータのオペレーティングシステムを介さずに、もう一方のコンピュータのメモリへリモートで直接メモリアクセスを可能にするプロトコルを表しています。…これは、RDMAプロトコルとは無関係なGPUDirect RDMAと混同してはいけません。

なるほど、つまりGPUDirect RDMAはRDMAプロトコルとは異なるんですね！でも、GPUDirect RDMAは少なくともRDMAプロトコルを使用しているのでしょうか？そうだといいのですが。そうでなければ、本当に混乱してしまいます。

GPUDirect RDMAは、NVIDIAが提供するGPUDirectテクノロジーファミリーに含まれる技術の一つです。これにより、ネットワークカードはCPUメモリのコピーやオペレーティングシステムのルーチンを介さずに、GPUメモリに直接アクセスしてデータを送受信できます。GPUDirect RDMAは、イーサネット、InfiniBand、またはRoCEに対応したあらゆるネットワークフレームワークで有効化できます。

さて、少なくともGPUDirect RDMAはイーサネット（ETH）でもInfiniBand（IB）でも、どのトランスポート層でも実装できることは明らかです。では、GPUNetIOとは何でしょうか？そして、RDMAとどのように関係しているのでしょうか？答えは簡単です。GPUNetIOは、その名前が示すように、ネットワークカード上でGPU Direct RDMAを実装するネットワークベースのものです。これは、GPU Directがネットワークカードから駆動される必要があるという意味ではなく、GPUNetIOがネットワークカードの種類に特化したバージョンであるという意味です。

上記の図の GPUNetIO ドキュメントにある「CUDA」ボックスは少し分かりにくいです。これは GPU 上で実行されるカーネルだと推測されますが、ドキュメントに何が書かれているか確認してみましょう。

従来のアプローチでは、CPU 中心のモデルに依存することが多く、CPU は NIC と連携して GPUDirect RDMA を使用して GPU メモリにパケットを受信します。その後、CPU は GPU 上の CUDA カーネルにパケットの処理を通知します。… DOCA GPUNetIO は、CPU をクリティカルパスから排除する GPU 中心のソリューションを提供することで、この課題に対処します。

私にはまだ完全には理解できていません。クリティカルパスは「GPU中心」とありますが、クリティカルパスとは何でしょうか？図に示されているステップ(1)から(4)のことでしょうか？そして、CPUは依然として何のために必要なのでしょうか？答えを見つけるには、「非同期カーネル開始」モードを確認する必要があります。これは、「GPU CUDAカーネルがネットワーク通信を制御してデータを送受信する」可能性として説明されています。GPUDirect IKAは以下を可能にします。

GPUはイーサネット通信（イーサネット/IP/UDP/TCP/ICMP）を制御できます。
GPUはRDMA通信を制御できます（InfiniBandまたはRoCEをサポート）。
アプリケーションのクリティカルパスではCPUの介入は不要です

つまり、これは100％明確です。

GPU Direct RDMAは、CPUによるステージングコピーなしで、GPUメモリとの間で直接データ転送を可能にします。
GPU Direct AKIは、GPUがネットワークカードを「制御」することを可能にします。
GPUNetIOは、GPUダイレクトRDMAとAKIの両方のテクノロジーを処理するソフトウェアコンポーネントです。
DOCAは、NVIDIAがGPUNetIO対応ハードウェア（その他）をプログラミングするために提供するSDKです。

混乱の原因は、「AKI」を「GPU Direct RDMA + AKI」と表記すべきであるという事実にあると思われます。なぜなら、AKIはCPUをバイパスできるRDMA機能を補完するものだからです。

錆びの秘訣：より正確な種類？

Sun, 14 Sep 2025 00:00:00 +0000

Raph Levien は、非常に巧妙な Rust ベースの SIMD 設計を使用して、最速のグリフレンダリングエンジンを超効率的に実装したことで有名です。彼の作品は、2023 年に Bestechnics で SIMD GPU を設計していたときに、私に大きなインスピレーションを与えてくれました。その後、Ralf Levien はこのグリフレンダリングの GPU バージョンにも取り組みました。

そこで、彼の最新の講演「Rustはいかにして勝利したか：高性能で信頼性の高いソフトウェアを求めて」(https://www.youtube.com/watch?v=k_-6KI3m31M)を偶然見つけたとき、私は1時間かけてその講演を見て、学ぶ価値のある洞察を何か得ようと決心しました。

問題提起見出しへのリンク

激戦区（溺れるゾーンとも呼ばれる）は、Rustの秘伝のソース：より正確なタイプというタイトルのスライドから始まり、およそ55:00頃です。

56:50で、Raphは「ここでアフィン型が登場します。クローン可能性を『このインスタンスが1つ存在する』としてモデル化したいのです。そして、この型を使うことで、関数シグネチャで所有権の処理方法を細かく指定できます。最後の例は省略しますが、面白いですよね…」と述べています。

私は決してRustのエキスパートを気取っているわけではありませんし、Goの方が少し好きだという自覚もあります。そこで質問なのですが、アフィン型 が実際に何を意味するのか、理解できるでしょうか？また、膨大な知識の海に溺れることなく、平易な言葉で説明してもらえるでしょうか？

YouTubeのコメントで指摘されているもう一つの疑問点ですが、最後の関数の戻り値の型は、Cow<&'a [T]>ではなくCow<'a, [T]>であるべきのようです。正直なところ、これは量子アルゴリズムよりも複雑に思えます。しかし、もしかしたらそうである必要はないのかもしれません。

それでは、これらの「より正確なタイプの秘訣」の例を詳しく見ていきましょう。

fn α( l: &[T] ) → Vec<T> : 常に割り当てを行い、入力には影響しません
fn β( l: Vec<T> ) → Vec<T> : 入力を消費し、割り当てを再利用します。
fn δ( l: &mut Vec<T> ): 割り当てなし、入力ベクトルを変更するだけ
fn ω( l: &'a [T]) → Cow<'a,[T]>: 割り当てが発生する可能性がある。重複が末尾のみにある場合は割り当てを回避する。

量子システムを改善するためにAIを活用する

Fri, 12 Sep 2025 00:00:00 +0000

AI、より正確にはニューラルネットワーク（NN）の利用は、2025年のあらゆるシステムにおいて、当然のことながらほぼ必須の要素となるでしょう。当然ながら、このテーマに関する研究論文は数多く発表されています。しかし、最新の研究では、量子制御システムへのニューラルネットワークの高性能な統合を可能にすることで、その限界をさらに押し広げています。

この記事は、シンガポール量子技術センターCQT/NUSの研究、特にアーサー・ストラウス氏の研究に基づいています。私は前回のSQAイベントで、ストラウス氏と意見交換をする機会に恵まれました。

強化学習が救世主となる見出しへのリンク

彼らのアイデアは実に興味深いものです。強化学習のアプローチを用いて、量子制御システムが量子ビット制御（ゲートとも呼ばれる）を調整できるようにし、制御効率を最大化することを目的とした報酬システムに基づいて制御を行うというものです。なぜこれが重要なのか疑問に思うかもしれません。前の記事（link）で説明したように、量子ビットは非常に繊細な「実体」であり、細心の注意が必要です。そして、ここでニューラルネットワークが登場し、この注意の質（忠実度とも呼ばれる）を定量化するのに役立ちます。

これはどのように機能するのでしょうか？強化学習は、反復的な環境→エージェント報酬システム（下の図の「a」）を介して学習される観察/行動のサイクルに基づいており、通常はGPUで実行され、学習後は量子制御システム（下の図の「b」）上の密結合行列乗算器（またはしない!)で実行されます。

クレジット: Nature

観測（キュービット読み出しとも呼ばれる）によって量子状態が破壊されるため、学習サイクルではまずキュービットの状態をリセットし、制御ゲートを実行し、キュービットの状態を読み出し、その情報をエージェントに供給します。

RLシステム：主要コンポーネント見出しへのリンク

強化学習の4つの構成要素を詳しく見ていきましょう。

環境とは、量子コントローラと量子ビット自体を指します。
これらの操作は、RF発生器エンジンのさまざまな「つまみ」またはパルスパラメータを調整することです。

*観測とは、環境によって操作された後の量子ビットの特性のことです。

エージェントは、観測された量子ビットの特性に反応し、それに応じてパルスパラメータを調整するポリシーを学習します。

強化学習システム：学習方法見出しへのリンク

強化学習の手法は、大きく分けて価値ベース型と方策勾配ベース型の2つのカテゴリーに分類できる。

価値ベース手法は、価値関数を推定し、そこからポリシーを導出することに重点を置いています。ポリシー勾配手法は、勾配上昇法によって期待累積報酬を最大化することで、ポリシーを直接最適化します。

ポリシー反復の利点は、計算コストは高くなりますが、価値ベースの方法よりもはるかに速く収束することです。そこで、計算複雑度を低減するポリシー勾配アルゴリズムが登場します。reinforce アルゴリズムを含むポリシー勾配アルゴリズムの例を以下に示します。

上記の図において、「s」は状態、「a」は行動、「r」は報酬を表します。

強化学習システム：反復とエピソード見出しへのリンク

強化学習において、エピソードとイテレーションは異なる概念である。

エピソード:
エピソードとは、エージェントと環境との間の一連の完全な相互作用であり、初期状態から始まり、終端状態（または最大時間範囲）で終了します。
例: チェスのゲームでは、1エピソードは完全なゲーム、つまり開始盤面からチェックメイト、引き分け、または投了までを指します。
反復:
一部の論文やコードでは、1回の反復はエージェントと環境の相互作用の1つの時間ステップ（状態→行動→報酬→次の状態）を意味する場合があります。
最適化の文脈では、1回の反復とは、学習アルゴリズムの1回の更新ステップ（例えば、複数のエピソードや遷移に基づく勾配降下法の1ステップ）を意味する場合があります。

それでは、エピソードのサンプリングから始めて、これらのアイデアを一つずつ実行に移していきましょう。

エピソードは、キュービットが |O> 状態にあるところから始まります。
観察・行動ループを開始する

エージェントは量子ビットの状態を観測する

そして、そのポリシーに従って次のパルスセグメントのパラメータを選択します。
実際に動作を体験して探求する：
決定論的に「最善の」行動（例えば、最も確率の高い行動）を選択する代わりに、サンプリングとは、エージェントが確率に従って、その分布からランダムに1つの行動を選択することを意味します。
このサンプリングは、reinforce メソッドにおいて不可欠です。
スコア関数を計算します。
ネットワークパラメータを特定の方向に微調整した場合に、選択された行動が発生する可能性がどれだけ高くなる（または低くなる）かを測定する。
つまり、サンプリングされた動作に対して∇(𝜃)を評価します。

パルスプログラムの終了時に報酬を計算します。

方策勾配強化学習では、スコアと報酬が共に学習の更新を促進する。

報酬：環境からの外部フィードバック（タスクのパフォーマンス）。
スコア: ポリシーのパラメータに対する内部感度（対数確率の勾配）。

実践的な徹底解説：フラックスとジャックス見出しへのリンク

完成予定

について

Mon, 18 Aug 2025 11:01:21 -0400

ロナンです。Equal1で量子ソフトウェアエンジニアリングを統括しています。私たちは、高度なスピンベース技術を用いて、完全統合型の量子コンピュータを設計・構築しています。Equal1は、アイルランド、アメリカ、カナダ、日本、ルーマニア、そして私が住んでいるオランダにオフィスを構えています。以前は、量子制御システムを開発するQbloxで働いていました。

Equal1では、高性能量子コンピュータ「RacQ」を稼働させるフルスタックシステムの構築に注力しています。このシステムは、数千個の論理補正量子ビット、さらにはそれ以上の規模まで拡張できるように設計されています。量子プロセッサ（QPU）の「頭脳」とも呼ばれています。

毎日新しいことを学べる上に、知識豊富で優秀な同僚たちと一緒に仕事ができるので、私の仕事はとても魅力的です。このブログを始めたのは、私が学んだことを皆さんと共有するためです。もちろん、秘密を漏らすつもりはありませんよ！

お気軽にronanまでメールしてください。ronanさらに詳しく知りたい場合は、LinkedInでつながってください！

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Disclaimer: While I work at Equal1 by the day, this blog is a personal project and does not reflect the views of my employer. The thoughts, ramblings, and opinions shared here are mine alone and haven’t been vetted, approved or modified by anyone but myself.

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システムアーキテクチャの概要見出しへのリンク

Qblox在籍時の私の役割はシステムアーキテクトでした。以下は、当時の私の役割に関するメモです。

私の量子ビットはどこ？

Mon, 18 Aug 2025 00:00:00 +0000

量子ビットの興味深い点のひとつは、それらがどこにあるのか常に正確に把握できるとは限らないということです。とはいえ、これは驚くべきことではありません。量子コンピューティングはまだ開発の初期段階にあるからです。トランジスタの研究が行われていた時代を思い出してみてください。当時、トランジスタが期待どおりに機能しているかどうかを判断するために、大型の試験装置が使用されていました。量子ビットについても、現在ではそれと似たような状況です。

要は、実際に量子ビットと「会話」できているかどうかを確認するには、多くの調整が必要だということです。「会話」と書きましたが、量子ビットはノイズに非常に敏感なので、おそらく「ささやき声」の方が適切な表現だったでしょう。しかし実際には、「量子ビットとの会話」は慣習的に「制御と読み出し」と表現されます。

その考え方は単純だ。まず、特定の周波数で量子ビットにささやきかけ、量子ビットが反応して「量子ビット」を読み出すかどうかを見る。反応する場合もあれば、しない場合もある。つまり、量子ビットを見つけるには多くの調整作業が必要であり、それが現代の量子物理学者や実験家が多くの時間を費やしている作業なのだ。

クレジット: ジョセフソンパラメトリック発振器によるキュービット読み出し

さらに興味深いのは、1つの量子ビットが「発見」されると、ゲームは続き、プロセッサ（ここでは「QPU」または量子処理ユニットと呼ぶ）に配置された一連の量子ビットの中から1つの量子ビットを見つけ出す必要があるということです。

クレジット: ニールス・ボーア研究所

一見すると単純そうに見えますが、量子ビット信号間の干渉を起こさずに、同時にすべての量子ビットにささやくように指示しなければならないことを考えてみてください。ここで語るべきことはたくさんありますが、これはこのブログの範囲を超えています。興味があれば、超伝導量子チップのためのニューラルネットワークベースの周波数最適化という論文から始めてみてください。

ここで覚えておくべき重要な点は、量子コンピュータを開発する前に、まず量子ビットの制御と読み出しに関して予測可能な性能を持つ量子演算ユニット（QPU）を製造できなければならないということです。この分野では現在多くの進展が見られるため、この課題は今後5年以内に解決されると期待できます。

一方、必要なチューニング作業には素晴らしい点があり、そこでAI/MLが重要な役割を果たします。これについては次回の記事で詳しく解説しますので、お楽しみに！

qsysarch.com の利用開始

Fri, 08 Aug 2025 00:00:00 +0000

このブログは、量子コンピュータを自作するための実践的で分かりやすいガイドとなることを目指しています。

量子コンピュータの構築が簡単なことだと言いたいわけではありません。むしろ、専門家ではない人にも量子コンピュータの構築方法を分かりやすく説明できる方法があれば、非常に役立つだろうということです。私は、標準的なデスクトップコンピュータの構築方法に例えるのが好きです。CPU、メモリ、ディスク、GPU、これらすべてがマザーボード上に搭載されています。では、量子コンピュータはどうでしょうか？同様の方法で構築できるのでしょうか？

量子コンピュータが構築できた場合（そして、私は今後5年以内に実現することを願っています）、次の大きな疑問は、それをどのように活用し、有用な結果を得るかということです。通常の（古典的な）コンピュータで使用しているC言語のような、一般的なプログラミング言語を使用できるのでしょうか？それとも、量子的な結果や観測を扱うためには、新しい思考方法やメンタルモデルが必要なのでしょうか？

このブログで取り上げたい主な質問は2つあります。量子コンピュータを構築するために必要なものと、それをどのように活用するかです。量子物理学の知識はなくても構いませんが、通常のコンピュータがどのように構築され、最終的にどのようにプログラムされるか（あるいは最近では「バイブコーディング」と呼ばれるもの）についてはご存知であることを前提とします。

自己紹介を少しさせてください。私はデルフトにある成長企業Qbloxで、量子制御スタックの開発に携わっています。ハードウェアとソフトウェアの両方を含むシステムアーキテクチャを担当し、ソフトウェアが可能な限り効率的に動作するように最適化することに注力しています。とてもやりがいのある仕事なので、このブログで学んだことを皆さんと共有したいと思っています。もちろん、秘密を漏らすつもりはありません。

Kickstarterプロジェクトの一環として、私が勤務する会社の競合企業であるQuantum Machinesが最近投稿したコミックストリップを紹介したいと思います。

(画像クレジット: QM)

この漫画は、量子コンピュータを「制御する」ことの難しさを、興味深い比喩で表現しています。それは、「何百ものユーザー（量子コントローラ）が何千もの量子ビット（量子素子）を並列かつ完全にパイプライン化された同期状態で制御し、しかもナノ秒単位の精度で動作させる」というものです。さらに興味深いのは、これらの数が5年後（2030年）には1000倍にもなるため、この課題はますます刺激的なものになるということです。

Mon, 01 Jan 0001 00:00:00 +0000

量子ビットを超えて：スケーラブルで異種混在型の量子コンピューティングシステムの設計

量子コンピューティングは、量子ビットを操作する魔法のような量子処理ユニット（QPU）として描かれることが多い。しかし実際には、量子優位性を実現するには、多くの高性能かつ多様なシステムが連携して機能する必要がある。このブログでは、このエコシステムについて探究する。

自律走行車のための強靭なネットワーク

Sat, 01 Jan 0000 00:00:00 +0000

これは、VayNetのネットワークアーキテクチャの非常に簡単な概要です。

4重冗長ネットワークチャネル（スマートパケットスプレーチャネル多重化を使用）の使用に加え、TCPスタック内の「ECN」（明示的制御通知）メカニズムを使用して、L4S、別名低遅延、低損失、スケーラブルネットワークスタックの使用も宣伝しています。Amarisoftを使用してエミュレート環境でL4Sの効率を検証する方法を見るのは興味深いでしょう。

(画像出典: Nokia Bell Labs)

また、ニューラルネットワークに基づくルーティングの利用についても言及する価値がある。おそらく強化学習を用いて、ネットワーク接続性（遅延とRSSIで測定）を最大化することで経路を最適化し、車両が都市部の「セルラーシャドウ」エリアに陥るのを防ぐのだろう。

最後に、遠隔操作はフェイルセーフである必要があり、つまり、最小リスク操縦（MRM）システムが車両内で自律的に動作できる必要がある。

このメモで使用されているDrawIO図：

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autonomous vehicule resilient networking architecture