<?xml version="1.0" encoding="utf-8" standalone="yes"?><rss version="2.0" xmlns:atom="http://www.w3.org/2005/Atom"><channel><title>Asic on QSysArch - Quantum Computer System Architecture</title><link>https://qsysarch.com/fr/categories/asic/</link><description>Recent content in Asic on QSysArch - Quantum Computer System Architecture</description><generator>Hugo</generator><language>fr</language><lastBuildDate>Fri, 10 Jul 2026 00:00:00 +0000</lastBuildDate><atom:link href="https://qsysarch.com/fr/categories/asic/index.xml" rel="self" type="application/rss+xml"/><item><title>Métrologie des semi-conducteurs : Mesures à l'échelle atomique</title><link>https://qsysarch.com/fr/posts/semiconductor-metrology/</link><pubDate>Fri, 10 Jul 2026 00:00:00 +0000</pubDate><guid>https://qsysarch.com/fr/posts/semiconductor-metrology/</guid><description>&lt;p&gt;&#10;&lt;img class="glightbox" src="https://qsysarch.com/images/asic-metrology/how-to-make-a-sillicon-chip.webp#right-300px" alt="" /&gt;Ce court mémo résume les méthodologies utilisées en métrologie des semi-conducteurs, utilisées pour l&amp;rsquo;inspection des plaquettes de silicium.&lt;/p&gt;&#10;&lt;p&gt;La métrologie des semi-conducteurs consiste en la mesure et l&amp;rsquo;analyse précises des plaquettes utilisées pour la production de circuits intégrés spécifiques (ASIC). L&amp;rsquo;objectif est de garantir la qualité et les performances du placement des transistors à l&amp;rsquo;échelle atomique lors de la fabrication des dispositifs, car même un écart de l&amp;rsquo;ordre du picomètre dans le processus de fabrication affecterait le rendement.&lt;/p&gt;</description></item><item><title>Unité de traitement tensoriel (TPU) : Architecture système de haut niveau</title><link>https://qsysarch.com/fr/posts/tpu-architecture/</link><pubDate>Fri, 12 Dec 2025 00:00:00 +0000</pubDate><guid>https://qsysarch.com/fr/posts/tpu-architecture/</guid><description>&lt;img src='https://qsysarch.com/images/tensor-processors/tpu-vs-gpu.webp' style='width:350px;float:right;'&gt;&#10;&lt;p&gt;Dans un monde où l&amp;rsquo;IA est très énergivore, l&amp;rsquo;unité de traitement tensoriel (TPU) change la donne. Il s&amp;rsquo;agit d&amp;rsquo;une puce conçue sur mesure par Google spécifiquement pour les tâches d&amp;rsquo;apprentissage automatique.&lt;/p&gt;&#10;&lt;p&gt;Cette note de service rapide vise à fournir une vue d&amp;rsquo;ensemble de l&amp;rsquo;architecture des TPU et de leur évolution depuis leur création en 2016.&lt;/p&gt;&#10;&lt;p&gt;Je tenterai également de répondre à cette question essentielle : pourquoi avons-nous besoin de TPU alors que nous disposons déjà de GPU ? Quels avantages offrent-elles par rapport aux GPU ? Comment se comparent-elles aux circuits intégrés neuromorphiques ? Existe-t-il une architecture alternative aux TPU et aux GPU ?&lt;/p&gt;</description></item><item><title>Circuits intégrés neuromorphiques : architecture système de haut niveau</title><link>https://qsysarch.com/fr/posts/neuromorphic-ics-system-architecture/</link><pubDate>Fri, 28 Nov 2025 00:00:00 +0000</pubDate><guid>https://qsysarch.com/fr/posts/neuromorphic-ics-system-architecture/</guid><description>&lt;p&gt;J&amp;rsquo;ai récemment entendu parler des unités de traitement neuromorphiques (NPU) lors d&amp;rsquo;une discussion sur Neuralink. Ces NPU n&amp;rsquo;ont rien à voir avec l&amp;rsquo;informatique quantique, mais j&amp;rsquo;ai pensé qu&amp;rsquo;il serait intéressant de me pencher sur cette nouvelle architecture de traitement. De fait, l&amp;rsquo;un des principaux fournisseurs de circuits intégrés dans ce domaine est une entreprise néerlandaise nommée Innatera. Son dernier circuit intégré, Pulsar, est basé sur des réseaux de neurones à impulsions basse consommation (voir l&amp;rsquo;image à droite).&lt;/p&gt;</description></item></channel></rss>