Asic on QSysArch - Quantum Computer System Architecture

Halbleitermesstechnik: Messungen im atomaren Maßstab

Fri, 10 Jul 2026 00:00:00 +0000

Dieses kurze Memo fasst die in der Halbleitermesstechnik verwendeten Methoden zur Inspektion von Siliziumwafern zusammen.

Die Halbleitermesstechnik umfasst die präzise Messung und Analyse von Wafern, die zur Herstellung von ASICs verwendet werden. Ziel ist es, die Qualität und Leistung der Transistorplatzierung im atomaren Bereich während der Gerätefertigung sicherzustellen, da selbst Abweichungen im Pikometerbereich die Ausbeute beeinträchtigen würden.

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Hier sind einige der Techniken und Instrumente, die für Qualitätsmessungen verwendet werden, sowie ein Überblick über ihre Rolle im Prozess:

Tensor Processing Unit (TPU): Systemarchitektur auf hoher Ebene

Fri, 12 Dec 2025 00:00:00 +0000

In einer Welt, in der KI extrem energieintensiv ist, stellt die Tensor Processing Unit (TPU) eine bahnbrechende Innovation dar. Es handelt sich um einen von Google speziell für maschinelles Lernen entwickelten Chip.

Dieses kurze Memo ist der Versuch, einen allgemeinen Überblick über die Architektur der TPUs und deren Entwicklung seit ihrer Einführung im Jahr 2016 zu geben.

Ich werde auch versuchen, diese grundlegende Frage zu beantworten: Wozu benötigen wir TPUs, wenn wir bereits GPUs haben? Welche Vorteile bieten sie gegenüber GPUs? Wie schneiden sie im Vergleich zu neuromorphen ICs ab? Und gibt es alternative Architekturen zu TPUs und GPUs?

Neuromorphe ICs: Systemarchitektur auf hoher Ebene

Fri, 28 Nov 2025 00:00:00 +0000

Kürzlich hörte ich im Zusammenhang mit Neuralink von neuromorphen Verarbeitungseinheiten (NPUs). Diese NPUs haben zwar nichts mit Quantencomputing zu tun, aber ich fand es interessant, mich etwas mit dieser neuen Verarbeitungsarchitektur auseinanderzusetzen. Tatsächlich ist einer der führenden IC-Hersteller in diesem Bereich das niederländische Unternehmen Innatera. Der neueste IC von Innatera, Pulsar, basiert auf energieeffizienten Spiking Neural Networks (siehe Abbildung rechts).

In diesem Memo werde ich versuchen, so viele Informationen wie möglich über die Architektur dieser neuromorphen ICs, das Design der Spiking Neural Networks und den Software-Stack, der zur Programmierung dieser Geräte verwendet wird, zu gewinnen.